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J-GLOBAL ID：202102271298119244   整理番号：21A1599873

Elbrusプロセッサのキャッシュメモリにおけるデータ圧縮機構の設計【JST・京大機械翻訳】

Design of Data Compression Mechanism in Cache Memory of Elbrus Processors

著者 (2件)： Kozhin Aleksey S. (AO “MCST”,Department of Design and Verification of Multicore Microprosessors,Moscow,Russia) ,  Surchenko Alexander V. (AO “MCST”,Department of Design and Verification of Multicore Microprosessors,Moscow,Russia)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： En&T  ページ： 1-5  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： キャッシュメモリのより高い容量は,電力消費とダイエリアのコストでHit率を増加させる。キャッシュにおけるハードウェアデータ圧縮は,これらの特性に対して有意な負の効果なしに,その有効容量の増加を可能にする。本研究では,”Elbrus”アーキテクチャを持つ現代のプロセッサのL3キャッシュメモリにおけるデータ圧縮の実現について論じた。最も効率的で,同時に高速圧縮アルゴリズムはBDI(Base-Delta-Immedate)アルゴリズムである。実装のために,BDI*-HL(Base-Delta-Immedate修飾,半Line)と呼ばれるその修正を選択した。有効容量の増加を達成するために,圧縮キャッシュラインの共同配置の原理を導入し,実行した。L3キャッシュメモリを圧縮線で正しく動作するように修正した。テストベンチを開発し,設計した機構の有効性を評価した。開発した解法は,キャッシュメモリの構造において,どんな著しい変化も必要とせず,そして,動作周波数およびキャッシュダイ領域の値を変化させなかった。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  電力消費 ,  *キャッシュメモリ ,  ハードウェア ,  *データ圧縮 ,  *演算プロセッサ ,  有効性 ,  計算機アーキテクチャ
準シソーラス用語： テストベンチ ,  Delta蛋白質 ,  動作周波数 ,  実効容量 , 【Automatic Indexing@JST】

分類 (3件)： 音声処理  (JE05000E) ,  符号理論  (ND02030R) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (4件)： プロセッサ ,  キャッシュメモリ ,  データ圧縮 ,  設計