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J-GLOBAL ID:202102275232207714   整理番号:21A0151633

3nmゲートオールアラウンドナノシートFETのための設計技術の同時最適化【JST・京大機械翻訳】

Design Technology Co-Optimization for 3 nm Gate-All-Around Nanosheet FETs
著者 (7件):
資料名:
巻: 2020  号: ICSICT  ページ: 1-3  発行年: 2020年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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本研究では,3nm技術ノードにおけるゲートオールアラウンド(GAA)ナノシートFET(NSFET)のための改良TCADベース設計技術Co-Optimization(DTCO)を提案した。従来のDTCOに基づいて,SPICEモデルを抽出するための追加手順のみを導入し,一方,TCADシミュレーションにおける巨大な計算費用を節約した。5nm技術ノードと比較して,最適化3nm技術ノードにおけるリング発振器(RO)の性能は30%増加し,一方,電力は56%減少した。さらに,デバイスと回路レベルでのNSFETのための二重kスペーサ設計も調べた。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (1件):
分類
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図形・画像処理一般 
タイトルに関連する用語 (3件):
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