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J-GLOBAL ID：202102285024756693   整理番号：21A0564160

チップアーキテクチャ上の三次元ネットワークの効率的設計のためのトポロジー探索【JST・京大機械翻訳】

Topological exploration for the efficient design of three-dimensional Network on Chip architectures

著者 (2件)： Naddunoori Malathi (Reva University,Bangalore,India,560064) ,  M Devanathan. (Reva University,Bangalore,India,560064)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICAECC  ページ： 1-7  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ナノスケールの計算は,より少ないシリコンフットプリント,低い電力消費,およびより高い帯域幅で通信需要IC技術の新しい時代を計算する。技術制約のため,従来のバスベースアプローチからチップ(NoC)アプローチのネットワークへのパラダイムシフトがある。より短いワイヤと層状構造を有するNoC技術は,研究の有望で新たな分野を形成するチップ上の3Dネットワークを形成する。3D NoC,トポロジー,インターコネクション,3D NoCのルーティングのアーキテクチャは,確かに探査の新しい分野である。3D ICは,高度に不均一で多機能なシステムを開発するユニークな特徴である3つの異なる層における光学デバイス,アナログ回路およびディジタル回路を可能にする。本論文では,NoCの3D NoCのレイアウトと3D NoCトポロジーの詳細な記述について論じる。3D NoCにおける適切なアプローチでクロックと熱問題が克服されるならば,トポロジーの全ての明確な特徴はリストアップされ,クラスタ化されたトポロジーはナノスケール設計のための有望なトポロジーであるように見える。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *位相幾何学 ,  *ネットワーク ,  ケイ素 ,  クロック ,  電力消費 ,  相互接続 ,  クラスタ化 ,  経路選定 ,  通信 ,  帯域幅 ,  金属線 ,  *三次元 ,  *計算機アーキテクチャ
準シソーラス用語： ナノスケール ,  ネットワークオンチップ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： アーキテクチャ ,  設計 ,  トポロジー ,  探索