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J-GLOBAL ID：202102299000370424   整理番号：21A0446115

高いスプリ抑制を有するFPGAベースの実時間レーダターゲットシミュレータ【JST・京大機械翻訳】

An FPGA based real-time radar target simulator with high spur suppression

著者 (4件)： Zhang Jingchao (Harbin Institute of Technology,School of Electronics and Information Engineering,Harbin,China) ,  Zhang Lixin (Harbin Institute of Technology,School of Electronics and Information Engineering,Harbin,China) ,  Gao Peiwen (Harbin Institute of Technology,School of Electronics and Information Engineering,Harbin,China) ,  Shen Feng (Harbin Institute of Technology,School of Electronics and Information Engineering,Harbin,China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICSP  ページ： 126-130  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： レーダターゲットシミュレータはレーダ性能試験の加速に広く用いられている。エコー信号のリアルタイム性能と信号品質は,ターゲットシミュレータを評価するための重要な基準であり,SFDRは信号品質を評価するための重要な指標である。従来のターゲットシミュレータは,不十分なリアルタイム性能でターゲット再生の形式を採用して,信号品質に影響を及ぼすベースバンド信号処理におけるスパーを効果的に抑制することができない。したがって,本論文はFPGAベースの低スプリンリアルタイムターゲットエコーシミュレータを紹介した。それは,mシーケンスを作り出すことによって位相スパーを抑圧して,リンク決定論的遅延とFPGA並列構造を用いてリアルタイムシミュレーションを実現した。この装置によって発生する高信号品質リアルタイムエコーは,従来のシミュレータの欠陥を作って,高精度で高品質のレーダ試験を達成することができる。シミュレーションは,提案したシミュレータが高いSFDRでリアルタイムエコーシミュレーションを達成できることを検証した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  *レーダ ,  *シミュレータ ,  位相 ,  性能試験 ,  *FPGA
準シソーラス用語： SFDR ,  高精度 ,  実時間 ,  決定論 ,  リアルタイムシミュレーション ,  信号品質 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (2件)： FPGA ,  実時間