特許
J-GLOBAL ID：202103010039553780

半導体装置および半導体装置の製造方法

発明者：
木下 明将

木下 明将 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：特許公報
出願番号（国際出願番号）：特願2016-180034
公開番号（公開出願番号）：特開2018-046163
特許番号：特許第6801323号
出願日： 2016年09月14日
公開日（公表日）： 2018年03月22日
請求項（抜粋）：
【請求項1】 シリコンよりもバンドギャップの広い半導体からなる半導体基板と、 前記半導体基板のおもて面に設けられた第1導電型の第1半導体層と、 前記第1半導体層の、前記半導体基板側に対して反対側の表面に設けられた第2導電型の第2半導体層と、 前記第2半導体層の内部に選択的に設けられた第1導電型の第1半導体領域と、 前記第1半導体領域および前記第2半導体層を深さ方向に貫通して前記第1半導体層に達するトレンチと、 前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、 前記トレンチと離して設けられ、前記第2半導体層を深さ方向に貫通して前記第1半導体層に達する、前記第2半導体層よりも不純物濃度の高い第2導電型の第2半導体領域と、 前記第1半導体層の内部に、前記第2半導体層および前記第2半導体領域と離して設けられ、前記トレンチの底部を覆う、前記第2半導体層よりも不純物濃度の高い第2導電型の第3半導体領域と、 前記第1半導体領域および前記第2半導体層に電気的に接続された第1電極と、 前記半導体基板の裏面に設けられた第2電極と、 前記第1半導体層の内部において、前記第2半導体領域の前記第2電極側に設けられた第2導電型の第4半導体領域と、 を備え、 前記トレンチは、前記半導体基板のおもて面に平行に延びる直線状のレイアウトに設けられ、 前記第2半導体領域は、前記トレンチが直線状に延びる方向に平行な直線状のレイアウトに設けられ、 前記第4半導体領域は、前記第2半導体領域が直線状に延びる方向に所定の間隔で複数配置されていることを特徴とする半導体装置。
IPC (4件)：
H01L 29/78 ( 200 6.01) ,  H01L 29/12 ( 200 6.01) ,  H01L 21/336 ( 200 6.01) ,  H01L 29/06 ( 200 6.01)
FI (9件)：
H01L 29/78 652 D ,  H01L 29/78 652 T ,  H01L 29/78 653 A ,  H01L 29/78 652 J ,  H01L 29/78 658 E ,  H01L 29/78 658 F ,  H01L 29/06 301 D ,  H01L 29/06 301 V ,  H01L 29/78 652 M
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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