特許

J-GLOBAL ID：202103014782084226

電荷をトラップするための層を含む半導体素子の製造方法

発明者： ブローカールト,マルセル ,  カペッロ,ルチアーナ ,  ベルトラン,イザベル ,  コロンベット,ノルベルト
出願人/特許権者： ソワテク
代理人 (1件)： 鎌田 耕一
公報種別：特許公報
出願番号（国際出願番号）：特願2017-564055
特許番号：特許第6799015号
出願日： 2016年06月01日
請求項（抜粋）：

【請求項1】 半導体素子の製造方法であって、 前記方法は、電荷トラップ層(3)を含む基板(1)に対する、前記基板(1)のRF特性を損なうことが可能な急速熱処理工程を含み、 前記急速熱処理工程に追随して、700°C〜1100°Cで少なくとも15秒間の前記基板の回復熱処理を行うことを特徴とする、方法。

IPC (4件)：

H01L 21/02 ( 200 6.01) ,  H01L 27/12 ( 200 6.01) ,  H01L 21/322 ( 200 6.01) ,  H01L 21/26 ( 200 6.01)

FI (4件)：

H01L 27/12 B ,  H01L 21/322 Z ,  H01L 21/26 F ,  H01L 21/02 B

引用特許：

出願人引用 (4件)

• 低いWarp及びBowを示す層構造を有する半導体ウェハ並びにその製造方法
  公報種別：公開公報   出願番号：特願2005-241768   出願人：ジルトロニックアクチエンゲゼルシャフト
• シリコンウエーハの熱処理方法
  公報種別：公開公報   出願番号：特願2002-101303   出願人：三菱住友シリコン株式会社
• 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
  公報種別：公表公報   出願番号：特願2012-541525   出願人：ソイテック
• 抵抗損を低減させた積層型半導体構造の製造方法
  公報種別：公表公報   出願番号：特願2006-527229   出願人：ユニべルシテ・カトリック・ドゥ・ルベン

審査官引用 (4件)

• 低いWarp及びBowを示す層構造を有する半導体ウェハ並びにその製造方法
  公報種別：公開公報   出願番号：特願2005-241768   出願人：ジルトロニックアクチエンゲゼルシャフト
• シリコンウエーハの熱処理方法
  公報種別：公開公報   出願番号：特願2002-101303   出願人：三菱住友シリコン株式会社
• 電気的損失が低減した半導体オンインシュレータタイプの構造の製造プロセス及び対応する構造
  公報種別：公表公報   出願番号：特願2012-541525   出願人：ソイテック
• 抵抗損を低減させた積層型半導体構造の製造方法
  公報種別：公表公報   出願番号：特願2006-527229   出願人：ユニべルシテ・カトリック・ドゥ・ルベン