RRAMアーキテクチャのための高密度でスパースなマッピングスキームの設計空間探索【JST・京大機械翻訳】

Lammie Corey; Eshraghian Jason K.; Li Chenqi; Amirsoleimani Amirali; Genov Roman; Lu Wei D.; Azghadi Mostafa Rahimi

プレプリント

J-GLOBAL ID：202202210104834743 整理番号：22P0275863

RRAMアーキテクチャのための高密度でスパースなマッピングスキームの設計空間探索【JST・京大機械翻訳】

Design Space Exploration of Dense and Sparse Mapping Schemes for RRAM Architectures

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発行年： 2022年01月17日プレプリントサーバーでの情報更新日： 2022年01月24日
JST資料番号： O7000B 資料種別：プレプリント
記事区分：プレプリント発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

混合信号抵抗ランダムアクセスメモリ(RRAM)加速器におけるデバイスと回路レベル効果の影響は,通常,深い学習(DL)アルゴリズムの性能劣化として現れるが,衝撃の程度はアルゴリズム特徴に基づいて変化する。これらはネットワークアーキテクチャ,容量,重量分布,および層間接続のタイプを含む。技法は,スパースニューラルネットワークを効率的に訓練するために連続的に出現し,それは,活性化スパース性,量子化,および記憶雑音を持つかもしれない。本論文では,多様なネットワークアーキテクチャのための高密度でスパースなマッピング方式の利点と限界を定量化するための拡張設計空間探索(DSE)方法論を提示した。連結性のスパース性はより少ない電力消費を促進し,局所特徴の抽出のためにしばしば最適化されるが,高密度マッピング方式と比較して,タイル化RRAMアレイ上のその性能は,過小パラメータ化により雑音に対してより影響を受けやすい。さらに,著者らは,CIFAR-10データセットを用いて,1Tistor-1-Reistor(1T1R)タイル化メムリスタアーキテクチャとモジュールクロスバータイルのサイズに導入された典型的な非理想性のトレードオフを定量化し,定式化する事例研究を示した。【JST・京大機械翻訳】

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