回路リバースエンジニアリングエラーの存在における充足可能性ベース攻撃の有効性【JST・京大機械翻訳】

Tan Qinhan; Potluri Seetal; Aysu Aydin

プレプリント

J-GLOBAL ID：202202211080397947 整理番号：21P0033235

回路リバースエンジニアリングエラーの存在における充足可能性ベース攻撃の有効性【JST・京大機械翻訳】

Efficacy of Satisfiability Based Attacks in the Presence of Circuit Reverse Engineering Errors

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発行年： 2020年05月26日プレプリントサーバーでの情報更新日： 2021年02月16日
JST資料番号： O7000B 資料種別：プレプリント
記事区分：プレプリント発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

知的財産(IP)は集積回路(IC)産業にとって重大な関心事である。この懸念に対処するために,論理同期対策は,論理回路を,その内部詳細を混乱させるための異なるものに変換する。混乱に起因する変換は,プログラムされた秘密鍵の適用だけで逆転し,その結果,回路の元の機能を保存する。この技術は,充足可能性(SAT)ベースの攻撃に脆弱であることが知られている。しかし,成功するために,SATベースの攻撃は,完全リバースエンジニアリング回路を暗黙的に仮定し,それは,自動回路抽出によって引き起こされるリバースエンジニアリング(RE)誤差のために,実際に達成するのが難しい。本論文では,SATベース攻撃の成功に対するランダム回路RE誤差の影響を解析した。ISCAS,MCNCベンチマークおよび完全フレッジRISC-V CPUに関する経験的評価は,攻撃成功がランダムRE誤差の数の増加とともに指数関数的に低下することを明らかにした。したがって,敵対は,RE-ツールをほぼ完成させるか,または,RE-im不完全で動作できるより良いSATベースの攻撃を提案する。【JST・京大機械翻訳】

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, , , 【Automatic Indexing@JST】

データ保護 , 集積回路一般 , CAD,CAM , 論理回路

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