抄録/ポイント：
抄録/ポイント
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スピン-トランスファートルク磁気RAM(STT-MRAM)は,大きな最終レベルキャッシュ(LLC)におけるSRAM技術の最も有望な置換として知られている。その高密度,非揮発性,近ゼロ漏洩電力,および主要な利点としての放射に対する免疫にもかかわらず,STT-MRAMベースキャッシュは,主に,保持故障,読取障害,および書き込み故障のため,高い誤り率に悩まされる。既存の研究は,STT-MRAMキャッシュのためのこれらの誤差タイプのうちの1つまたは2つだけの速度を推定するのに限られている。しかし,STT-MRAMキャッシュの全体的脆弱性は,その推定がコスト効率の良い信頼できるキャッシュを設計すべきであり,以前の研究では提供されていない。本論文では,STT-MRAMキャッシュにおける誤り挙動の信頼性探索と特性評価のためのシステムレベルフレームワークを提案した。この目的のために,3つの誤差を含む誤差タイプと,負荷行動とプロセス変動(PVs)に対する誤り率の依存性を考慮して,キャッシュ脆弱性を定式化した。本解析は,STT-MRAMキャッシュ脆弱性が,高作業負荷依存性であり,異なるキャッシュアクセスパターンにおいて,桁の大きさによって変化することを明らかにした。また,本解析研究は,この脆弱性発散がSTT-MRAMセルにおけるプロセス変動によって著しく増加することを示した。フレームワークを評価するために,著者らは,gem5フルシステムシミュレータにおける誤差タイプを実装し,そして,実験結果は,共有LLCにおける全誤り率が,異なる作業負荷のために32.0xによって変化することを示した。STT-MRAMセルにおけるPVを考慮した場合,さらに6.5xの脆弱性変化が観測された。さらに,全LLC脆弱性における各誤差タイプの寄与は,異なるキャッシュアクセスパターンで大きく変化し,さらに,誤り率はPVによって異なる影響を受ける。【JST・京大機械翻訳】
