FPGA上の構造化スパース畳込みニューラルネットワークのための効率的なハードウェアアクセラレータ【JST・京大機械翻訳】

Zhu Chaoyang; Huang Kejie; Yang Shuyuan; Zhu Ziqi; Zhang Hejia; Shen Haibin

プレプリント

J-GLOBAL ID：202202217168318816 整理番号：22P0098200

FPGA上の構造化スパース畳込みニューラルネットワークのための効率的なハードウェアアクセラレータ【JST・京大機械翻訳】

An Efficient Hardware Accelerator for Structured Sparse Convolutional Neural Networks on FPGAs

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発行年： 2020年01月07日プレプリントサーバーでの情報更新日： 2020年01月07日
JST資料番号： O7000B 資料種別：プレプリント
記事区分：プレプリント発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

深い畳込みニューラルネットワーク(CNN)は,広い範囲の応用において最先端の性能を達成した。しかし,複雑な人工知能(AI)タスクには,通常計算を消費するより深いCNNモデルが広く必要とされている。剪定のようなネットワーク圧縮に関する最近の研究進展は,計算負荷を緩和するための有望な方向として浮上しているが,既存の加速器は,剪定によって引き起こされた不規則性のために,レバーグスパース性の利点を完全に利用することから,まだ防止されている。他方,フィールドプログラマブルゲートアレイ(FPGA)はCNN推論加速のための有望なハードウェアプラットフォームと見なされてきた。しかしながら,ほとんどの既存のFPGA加速器は,高密度CNNに焦点を合わせ,不規則性問題に対処することができない。本論文では,不必要な計算を避けるために,ゼロ重みでエネルギーを最小化するために,データ統計を利用して,マルチプライとアキュムレート(MAC)を処理するサイクルをスキップするスパースワイズデータフローを提案した。提案したスパースワイズデータフローは,低帯域幅要求と高データ共有をもたらす。次に,提案したデータフローに従って,スパース重みと入力活性化の間の指数に整合できるベクトル発生器モジュール(VGM)を含むFPGA加速器を設計した。実験結果は,著者らの実装が,それぞれ,Xilinx ZCU102上で,AlexNetとVGG-16に対して,987のimag/sと48のimag/sの性能を達成し,以前のCNN FPGA加速器に対して,1.5xから6.7xの高速化と2.0xから6.2xのエネルギー効率を提供することを実証した。【JST・京大機械翻訳】

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人工知能

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