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J-GLOBAL ID：202202220214774255   整理番号：22A1164916

1ビットハイブリッドフル加算器を用いた性能強化のためのキャリールックアヘッド加算器の設計【JST・京大機械翻訳】

Designing Carry Look Ahead Adder to Enrich Performance using One Bit Hybrid Full Adder

著者 (3件)： Ravula Meghana Rao (Vardhaman College of Engineering,Department of Electronics and Communication Engineering,Hyderabad,Telangana) ,  Potharaju Abhishek (Vardhaman College of Engineering,Department of Electronics and Communication Engineering,Hyderabad,Telangana) ,  Vidyadhar R Phani (Vardhaman College of Engineering,Department of Electronics and Communication Engineering,Hyderabad,Telangana)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2022  号： ICEARS  ページ： 86-89  発行年： 2022年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 論理回路で知られているディジタル回路,論理回路は,主に追加,減算,分割乗算などで動作する。ここでは,今日のデジタル時代のためのスミアリングの coしい方法を持つ回路であり,この設計の主要 gは,1ビットハイブリッドフルアダ回路の必要条件を取り入れることにより,1ビットハイブリッド完全加算器を用いて,また,1ビットハイブリッド加算器を用いて設計したフル加算器,1ビットハイブリッド加算器を用いた完全加算器,1ビットハイブリッド加算器を用いて,1ビットハイブリッド完全加算器を用いて,1ビットハイブリッドフル加算器を用いて,1ビットハイブリッド完全加算器を,性能計量として検討し,そして,1ビットハイブリッド完全加算器を用いて,1ビットハイブリッド完全加算器を,性能計量として研究し,そして,1ビットハイブリッド完全加算器を用いて,それを,1ビットハイブリッド完全加算器を用いて,1ビットハイブリッド完全加算器を,性能計量として研究し,そして,それを,1ビットハイブリッド完全加算器を用いて,1ビットハイブリッド完全加算器を,性能計量として調査し,そして,それを,1ビットハイブリッド完全加算器を用いて,1ビットハイブリッド完全加算器を,性能計量として研究し,そして,それを,1ビットハイブリッド完全加算器を用いて,それを比較した。それぞれとあらゆる数字の位置を較正して,それを伝搬し,キャリービットを生成する。Carry Look Aheadを設計し,供給電圧1.0vのCadence virtuoso 90nm技術に実装した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加算器 ,  論理回路 ,  乗算 ,  ディジタル方式 ,  減算 ,  必要条件 ,  ディジタル回路
準シソーラス用語： 供給電圧 ,  全加算器 , 【Automatic Indexing@JST】

分類 (5件)： 符号理論  (ND02030R) ,  専用演算制御装置  (JC04030Y) ,  医用画像処理  (JE04020T) ,  NMR一般  (BM07041R) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： 加算器 ,  強化 ,  設計