文献

J-GLOBAL ID：202202231117594514   整理番号：22A0802926

180nm CMOSにおける前景較正ベース6ps分解能フラッシュTDCによる1μsロッキング時間デュアルループADPLL【JST・京大機械翻訳】

A 1 μs Locking Time Dual Loop ADPLL with Foreground Calibration-Based 6 ps Resolution Flash TDC in 180 nm CMOS

著者 (3件)： Sahani Jagdeep Kaur (ECED, Thapar Institute of Engineering and Technology, Patiala, India) ,  Singh Anil (ECED, Thapar Institute of Engineering and Technology, Patiala, India) ,  Agarwal Alpana (ECED, Thapar Institute of Engineering and Technology, Patiala, India)
資料名： Circuits, Systems, and Signal Processing  (Circuits, Systems, and Signal Processing)
巻： 41  号： 3  ページ： 1299-1323  発行年： 2022年 
JST資料番号： H0430B  ISSN： 0278-081X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本研究では,二重ループ全ディジタル位相同期ループ(ADPLL)を設計し,SoCおよび電池操作用の高速同期,低電力および低ジッタを得た。ADPLLにおける低ジッタと高速同期を達成するために,ディジタル変換器(TDC)に対する高速かつ高解像度の4ビットフラッシュ時間も提案した。フラッシュTDCは,ADPLL作業をPVT変動に対してロバストに行うために前景キャリブレーションを使用する。本研究では,フラッシュベースTDCと二重ループアーキテクチャにより,提案したADPLLに対して,1μsと低電力の空腹時沈降時間を達成した。提案した4ビットフラッシュTDCは6psの分解能を達成した。インバータに基づく低位相雑音電圧制御発振器を設計して,ADPLLにおける縮小ジッタを得た。ADPLLは180nmのSCLディジタルCMOS技術で実装される。提案したADPLLの達成された位相雑音は,100MHzのオフセットで-128.2dBc/Hzであった。1.6GHzの出力周波数において,ADPLLの周期ジッタは7.8psであり,電力消費は6.5mWであった。Copyright The Author(s), under exclusive licence to Springer Science+Business Media, LLC, part of Springer Nature 2021 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 沈降 ,  電池 ,  電力消費 ,  ジッタ ,  高分解能 ,  VCO【発振器】 ,  位相雑音 ,  ロバスト性 ,  *CMOS
準シソーラス用語： システムオンチップ ,  低電力化 ,  *前景 ,  CMOS技術 ,  低ジッタ ,  *ADPLL , 【Automatic Indexing@JST】

著者キーワード (8件)： ディジタル変換器への時間 ,  ディジタルから時間への変換器 ,  最小平均二乗 ,  適応フィルタ ,  キャリブレーション ,  PVT ,  ADPLL ,  高分解能TDC

分類 (2件)： 発振回路  (NC05020Y) ,  周波数変換回路  (NC05030J)

タイトルに関連する用語 (10件)： CMOS ,  前景 ,  較正 ,  分解能 ,  フラッシュ ,  TDC ,  ロッキング ,  デュアル ,  ループ ,  ADPLL