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J-GLOBAL ID:202202231983542593   整理番号:22A0475695

1S-1Rアレイ:二値ニューラルネットワークのための純粋メモリスタ回路【JST・京大機械翻訳】

1S-1R array: Pure-memristor circuit for binary neural networks
著者 (6件):
資料名:
巻: 254  ページ: Null  発行年: 2022年 
JST資料番号: C0406B  ISSN: 0167-9317  CODEN: MIENEF  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: オランダ (NLD)  言語: 英語 (EN)
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高速,高密度統合,低電力消費応用に対して顕著なポテンシャルを持つトランジスタレス回路を達成するために,本研究では,メムリスタシナプスアーキテクチャの優勢な1トランジスタ1レジスタ(1T-1R)アレイを置き換えるために,1セレクタ-1-レジスタ(1S-1R)構造を利用した。1S-1R構造は,セレクタとして作用する4端子メムリスタとデバイス抵抗の形での2端子メムリスタ保存情報から成る。高抵抗状態(HRS)と低抵抗状態(LRS)の2端子メムリスタを用いて,バイナリニューラルネットワーク(BNN)におけるバイナリ重みを表現し,畳み込みの多重累積演算を1S-1R回路の電流蓄積によって置き換えることができた。回路シミュレーションレベルで前方伝搬を実装するために1S-1Rアレイに二値重みを写像する目的で,2つの完全精度畳込み層を2つのバイナリ畳込み層によって置換するLeNetモデルを修正した。完全精度LeNetモデルと比較して,二値化ネットワークの貯蔵資源消費は44.28%減少し,一方,精度は10の時代において98%に達し,それは完全精度ネットワークに非常に近かった。1S-1Rアレイを用いて,訓練されたLeNetにおける畳み込み層の二値重みを保存し,MNISTにおける数0から9の100の画像を試験のためにランダムに選択した。予想されたように,回路シミュレーションを通して得られた結果は,前進伝搬のプロセスにおける畳込み操作と一致した。Copyright 2022 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (1件):
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固体デバイス製造技術一般 
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