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J-GLOBAL ID：202202235269682709   整理番号：22A0631274

高効率FPGAベース多モードSHA-2加速器【JST・京大機械翻訳】

A High-Efficiency FPGA-Based Multimode SHA-2 Accelerator

著者 (4件)： Pham Hoai Luan (Graduate School of Information Science, Nara Institute of Science and Technology (NAIST), Nara, Japan) ,  Tran Thi Hong (Graduate School of Engineering, Osaka City University, Osaka, Japan) ,  Duong Le Vu Trung (Graduate School of Information Science, Nara Institute of Science and Technology (NAIST), Nara, Japan) ,  Nakashima Yasuhiko (Graduate School of Information Science, Nara Institute of Science and Technology (NAIST), Nara, Japan)
資料名： IEEE Access  (IEEE Access)
巻： 10  ページ： 11830-11845  発行年： 2022年 
JST資料番号： W2422A  ISSN： 2169-3536  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： SHA-224/256/384/512ハッシュ関数を含むセキュアハッシュアルゴリズム2(SHA-2)ファミリーは,モノのインターネットデバイスから停留性までの多くの現代ドメインで広く採用されている。SHA-2機能は,性能と電力を最適化するためにハードウェアにしばしば実行される。高性能で低コストな要求に加えて,SHA-2のためのハードウェアは,多くの応用に対して高度に柔軟である必要がある。本論文では,マルチモードSHA-2加速器(MSA)と名付けたSHA-2ハードウェアアーキテクチャを提案し,それはシステムオンチップレベルで高性能と柔軟性を持つ。高性能と柔軟性を達成するために,著者らの加速器は3つの最適技術を適用する。最初に,マルチモード処理要素アーキテクチャを提案し,多くのアプリケーションのための様々なSHA-2機能を計算する加速器を可能にした。第二に,3段階演算論理ユニットパイプラインアーキテクチャを提案して,クリティカルパスとハードウェア資源を減らした。最後に,メモリアクセスを減らし,ブロックチェーンマイニングアプリケーションのための提案MSAの性能を最大化するために,非セキュレータとノンセイレータアーキテクチャを提案した。MSA精度を実際のハードウェアプラットフォーム(Xilinx Alveo U280 FPGA)で試験した。フィールドプログラマブルゲートアレイ(FPGA)に関する実験結果は,提案したMSAが,従来の研究よりも,著しく優れた性能,ハードウェア効率,および柔軟性を達成することを証明した。エネルギー効率の評価結果は,提案したMSAが,最高38.05Mhps/Wに達し,最先端のIntel i9-10940X CPUとRTX 3090GPUよりも,それぞれ543.6と29倍良いことを示した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加速器 ,  最適化 ,  電力 ,  柔軟性 ,  応用プログラム ,  ハードウェア ,  *多モード ,  計算機アーキテクチャ ,  ハッシュ関数 ,  *FPGA ,  クリニカルパス
準シソーラス用語： *高効率 ,  システムオンチップ ,  メモリアクセス ,  モノのインターネット , 【Automatic Indexing@JST】

分類 (2件)： 符号理論  (ND02030R) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： 高効率 ,  FPGA ,  多モード ,  SHA ,  加速器