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J-GLOBAL ID：202202235584928213   整理番号：22A0322133

Bayes最適化と熱ネットワークモデルを用いた過渡加熱チップによる電子回路基板レイアウトの熱設計最適化【JST・京大機械翻訳】

Thermal design optimization of electronic circuit board layout with transient heating chips by using Bayesian optimization and thermal network model

著者 (3件)： Otaki Daiki (Department of Mechanical Engineering, Nagaoka University of Technology, 1603-1, Kamitomioka, Nagaoka, Niigata 940-2188, Japan) ,  Nonaka Hirofumi (Department of Information and Management Systems Engineering, Nagaoka University of Technology, 1603-1, Kamitomioka, Nagaoka, Niigata 940-2188, Japan) ,  Yamada Noboru (Department of Mechanical Engineering, Nagaoka University of Technology, 1603-1, Kamitomioka, Nagaoka, Niigata 940-2188, Japan)
資料名： International Journal of Heat and Mass Transfer  (International Journal of Heat and Mass Transfer)
巻： 184  ページ： Null  発行年： 2022年 
JST資料番号： C0390A  ISSN： 0017-9310  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 本論文では,過渡加熱チップによる電子回路基板レイアウトの熱設計最適化を高速化するのに有効な,Bayes最適化(BO)と集中容量熱ネットワークモデルを組み合わせた方法について述べた。電子素子が小さくなり,より複雑になるので,熱散逸性能を確保するための熱設計最適化の重要性が増している。しかし,このような熱設計最適化は,熱発生部品の包装と過渡的温度変化に関連する様々なトレードオフを考慮しなければならないので,難しい。本研究の目的は,人工知能による熱設計最適化の性能を改善することである。Gauss過程を用いたBOを集中容量熱ネットワークモデルと組み合わせ,その性能を検証した。その結果,BOは,理想的回路基板レイアウトならびに粒子群最適化(PSO)および遺伝的アルゴリズム(GA)を成功裏に見出した。BOのCPU時間はPSOとGAのそれの1/5と1/4であった。さらに,BOは10百万レイアウトパターンから約7分で非直感的最適解を見出した。これは,全てのレイアウトパターンを解析するのに必要なCPU時間の1/1000であった。Copyright 2022 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *基板 ,  *最適化 ,  Gauss過程 ,  人工知能 ,  熱設計 ,  *モデル ,  温度変動 ,  *半導体チップ ,  CPU時間 ,  遺伝的アルゴリズム
準シソーラス用語： 最適解 ,  粒子群最適化 ,  電子素子 ,  *ネットワークモデル ,  *設計最適化 ,  熱散逸 ,  *回路基板 , 【Automatic Indexing@JST】

著者キーワード (5件)： Bayes最適化 ,  人工知能 ,  熱設計 ,  熱ネットワークモデル ,  電気回路基板

分類 (2件)： 熱交換器,冷却器  (PA03020G) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (6件)： Bayes最適化 ,  ネットワークモデル ,  電子 ,  回路基板 ,  レイアウト ,  設計最適化