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J-GLOBAL ID：202202271195479094   整理番号：22A1163857

SoC試験とデバッギングのための安全なJTAGラッパ【JST・京大機械翻訳】

A Secure JTAG Wrapper for SoC Testing and Debugging

著者 (3件)： Lee Kuen-Jong (Department of Electrical Engineering, National Cheng Kung University, Tainan, Taiwan) ,  Lu Zheng-Yao (Department of Silicon Product Development, MediaTek Inc., Hsinchu, Taiwan) ,  Yeh Shih-Chun (Department of Electrical Engineering, National Cheng Kung University, Tainan, Taiwan)
資料名： IEEE Access  (IEEE Access)
巻： 10  ページ： 37603-37612  発行年： 2022年 
JST資料番号： W2422A  ISSN： 2169-3536  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： IEEE Std.1149.1は,共同試験アクセスグループ(JTAG)標準としても知られており,ICに対する優れた可制御性と可観測性を提供し,IC試験,デバッギング,故障解析,あるいはオンラインチップ制御/監視にも広く使われている。残念なことに,ICsからICsまたはグラブ秘密情報を操作する攻撃者のためのバックドアになった。この問題に対処する一つの方法は,製造試験後のJTAGピンの解体である。しかし,この対策は,浸透試験およびデバッギング能力を禁止する。特定の静的鍵に基づく認証と暗号化/解読法のような他の対策も提案した。しかし,これらのアプローチは,特定の鍵を出すかもしれないサイドチャネルまたはメモリ攻撃に悩まされる可能性がある。本論文では,上記の攻撃に対して防御する動的特徴を持つ認証ベースの安全なJTAGラッパーを提案した。異なる試験データに対して動的に異なる鍵を生成した。したがって,法的試験データだけがJTAGを通してテストデータレジスタ(TDRs)に更新できる。さらに,攻撃者は,それらが違法なテストデータでシフトするならば,偽応答を得るであろう,そしてそれは,著者らの提案方法を破ることを非常に難しくする。また,異なるチップに対する法的試験データを区別するために,物理的非クローニング関数(PUF)も採用できる。SCR1と呼ばれるRISC-V CPUプロセッサに関する実験は,著者らの提案方法が0.49%の面積オーバーヘッドを持つことができることを示した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 記憶装置 ,  *安全性 ,  可観測性 ,  可制御性 ,  故障解析 ,  *デバッギング ,  演算プロセッサ ,  暗号 ,  製造試験 ,  RISCマシン ,  認証 ,  サイバー攻撃
準シソーラス用語： *システムオンチップ ,  オーバヘッド ,  機密情報 , 【Automatic Indexing@JST】

分類 (3件)： パターン認識  (JE07000S) ,  音声処理  (JE05000E) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： SOC ,  試験 ,  デバッギング ,  JTAG ,  ラッパ