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J-GLOBAL ID：202202274785371188   整理番号：22A0696498

産業用IoTのための柔軟なビット調整法とADC乗算器アーキテクチャを持つエネルギー効率の良い畳込みモジュール【JST・京大機械翻訳】

Energy-Efficient Convolution Module With Flexible Bit-Adjustment Method and ADC Multiplier Architecture for Industrial IoT

著者 (5件)： Li Tao (School of Engineering, Tohoku University, Sendai, Japan) ,  Ma Yitao (School of Engineering, Japan) ,  Yoshikawa Ko (CIES, Tohoku University, Sendai, Japan) ,  Nomura Osamu (CIES, Tohoku University, Sendai, Japan) ,  Endoh Tetsuo (School of Engineering, Japan)
資料名： IEEE Transactions on Industrial Informatics  (IEEE Transactions on Industrial Informatics)
巻： 18  号： 5  ページ： 3055-3065  発行年： 2022年 
JST資料番号： W1434A  ISSN： 1551-3203  CODEN： ITIICH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 先例のない成長データをエッジに負荷することは,産業モノのインターネット(IIoT)時代において主流の傾向を示し,輸送,健康管理,および enter楽を含む日常生活の全ての側面において,遠い影響をもたらす。しかし,エッジでの大量のデータ解析と処理は,エッジプロセッサの負荷を不可避的に上昇させ,その設計の複雑さとエネルギー散逸を劇的に拡大する。本論文は,コンパクトで低電力のエッジプロセッサ設計のために,近似分割統治(ADC)乗算器を有する柔軟なビット調整ベースのエネルギー効率の良い畳込みモジュールを提案する。最大分布探索技術を用いて,畳込みモジュールの入力と出力の両方に対する最適固定点表現フォーマットを利用した。ニューラルネットワークは,決定した表現フォーマットを展開する32-b浮動点乗算と同じ精度を示した。ADC乗算器を提案して,重みと特徴マップの間の高ビット乗算を除去することによって,畳込みモジュールを実現した。Q(6,9)入力とQ(7,8)出力表現フォーマットによるADC乗算器ベースの畳込みモジュールの動的電力消費は,16-b符号乗算回路のものより3.85%低かった。さらに,Q(6,9)入力による動的電力消費は,出力がQ(1,14)形式によって表現され,64b乗算に対して39.93%まで表現されるならば,16-b畳込みに対して15.38%減少した。フィールドプログラマブルゲートアレイ評価ボードに作用する畳み込みモジュールの実用的検証システムは,優れた低電力特性を示した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *畳込み ,  電力消費 ,  *乗算器 ,  ニューラルネットワーク ,  近似法 ,  *乗算 ,  データ解析 ,  健康管理 ,  演算プロセッサ ,  *計算機アーキテクチャ ,  FPGA ,  エネルギー効率 ,  エネルギー散逸
準シソーラス用語： 低電力化 ,  モノのインターネット , 【Automatic Indexing@JST】

分類 (1件)： ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (9件)： 産業用IoT ,  ビット ,  調整法 ,  ADC ,  乗算器 ,  アーキテクチャ ,  エネルギー効率 ,  畳込み ,  モジュール