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J-GLOBAL ID：202202280750189827   整理番号：22A0959689

0.18μm CMOSで90.5dB SFDRを達成する補助キャパシタベース較正技術を用いた16b 120MS/sパイプラインADC【JST・京大機械翻訳】

A 16b 120MS/s Pipelined ADC Using an Auxiliary-Capacitor-Based Calibration Technique Achieving 90.5dB SFDR in 0.18 μm CMOS

著者 (4件)： Liu Haitao (Nanjing Research Institute of Electronics Technology, Nanjing, China) ,  Sun Jie (College of Electronic and Information Engineering, Nanjing University of Aeronautics and Astronautics, Nanjing, China) ,  Xu Honglin (Nanjing Research Institute of Electronics Technology, Nanjing, China) ,  Zhang Lizhen (Nanjing Research Institute of Electronics Technology, Nanjing, China)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 69  号： 3  ページ： 809-813  発行年： 2022年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 16ビット120MS/sサンプルホール増幅器無し(SHA無し)パイプラインアナログディジタル変換器(ADC)を,0.18ΩμmCMOSプロセスでオンチップキャリブレーション技術で示した。第一段階の乗算-ディジタル-アナログ変換器(MDAC)における補助ユニットキャパシタを有するスイッチキャパシタ回路を提案した。補助キャパシタベースのキャリブレーション技術は,すべての比較器閾値で較正電圧を発生させる専用の参照バッファの必要性を除去する。補助コンデンサを切り替えて,いくつかの簡単な計算作業を行うことによって,第1と第2段階におけるすべてのコンデンサ不整合をディジタル領域で補正し,それによってADC性能を大幅に改善した。測定結果は,70.1MHzの入力で,信号対雑音比(SNDR)が75.5dBから77.8dBに改善され,そして,擬似自由動的範囲(SFDR)が,提案したキャリブレーション技術で81.9dBcから90.5dBcに改善されることを示した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： SN比 ,  コンデンサ ,  増幅器 ,  電圧 ,  キャリブレーション ,  コンパレータ ,  乗算 ,  ディジタル方式 ,  ダイナミックレンジ ,  SC回路 ,  DA変換器 ,  *CMOS
準シソーラス用語： *SFDR ,  SNDR ,  *パイプラインADC , 【Automatic Indexing@JST】

分類 (4件)： パターン認識  (JE07000S) ,  人工知能  (JE08000Z) ,  音響信号処理  (BB03050C) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： CMOS ,  SFDR ,  キャパシタ ,  較正 ,  パイプラインADC