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J-GLOBAL ID:202202287028035031   整理番号:22A0963973

AVS3における分数画素動き推定のための並列およびパイプライン化ハードウェアアーキテクチャ【JST・京大機械翻訳】

A Parallel and Pipelined Hardware Architecture for Fractional-Pixel Motion Estimation in AVS3
著者 (7件):
資料名:
巻: 2022  号: ICCE  ページ: 1-6  発行年: 2022年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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ビデオ符号化規格の最新世代は,ビデオ符号化性能を大幅に改善した。オーディオビデオ符号化規格(AVS3)の第三世代は,これらの最新の規格の1つである。しかしながら,AVS3におけるより柔軟なブロック分割機構のため,分数ピクセル運動推定(FME)によってもたらされる計算オーバヘッドは著しく増加して,リアルタイムFMEハードウェアを実装するのがより難しくなる。本論文では,AVS3におけるFMEに対して4x4から64x64のブロックサイズをサポートする並列およびパイプライン化ハードウェアアーキテクチャを提案し,AVS3符号器の符号化ツリーユニット(CTU)レベルパイプラインアーキテクチャ用に特別に設計した。このアーキテクチャで3つの必要なモジュールを開発した。最初のモジュールは運動ベクトル予測子(MVP)の導出に関するものである。第2のモジュールを用いて,二値ツリー(BT)とQuad-Tree(QT)機構により分割された符号化ユニット(CU)の分数ピクセル運動ベクトル(FMV)を導いた。そして,運動ベクトル置換(MVS)モジュールを提案して,残りのCUのFMVsを,第2モジュールで誘導したFMVsと置換した。実験結果は,提案方法がBD-Rateにおいて0.62%の性能劣化だけに苦しむことを示した。さらに,アーキテクチャを400MHzでXILINX ALVEO U250FPGAに実装し,提示したFMEハードウェア設計は4K@30fpsの実時間符号化をサポートできる。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (1件):
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図形・画像処理一般 
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