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J-GLOBAL ID：200902102152466071   Reference number：02A0426748

Design Technologies and Design Automation of Electronic Systems. An Architecture Level Area Estimation Method for Pipelined Processors.

システムLSIの設計技術と設計自動化 パイプライン・プロセッサのためのアーキテクチャレベル面積見積り手法

Author (4)： SHIOMI AKICHIKA (静岡大 情報) ,  KUSU HIROYUKI (静岡大 情報) ,  ITO MAKIKO (大阪大 大学院基礎工学研究科) ,  IMAI MASAHARU (大阪大 大学院基礎工学研究科)
Material： 情報処理学会論文誌  (IPSJ Journal)
Volume： 43  Issue： 5  Page： 1171-1180  Publication year： May. 15, 2002 
JST Material Number： Z0778A  ISSN： 0387-5806  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *computer architecture ,...
Semi thesaurus term： システムLSI

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JST classification (3)： CAD,CAM  (JE10000A) ,  Digital computer systems in general  (JC02010O) ,  General  (NC03161C)

Reference (11)：

• OHM, S. Y. Comprehensive Lower Bound Estimation from Behavioral Descriptions. IEEE/ACM Proc. International Conference on CAD (ICCAD). 1994, 182-186
• JAIN, R. Predicting System-Level Area and Delay for Pipelined and Nonpipelined Design. IEEE Trans. CAD. 1992, 11, 8, 955-965
• RABAEY, J. M. Estimating Implementation Bounds for Real Time DSP Application Specific Circuits. IEEE Trans. CAD. 1994, 13, 6, 669-683
• SHARMA, A. Estimating Architectural Resources and Performance for High Level Synthesis Applications. IEEE Trans. VLSI Systems. 1993, 1, 2, 175-190
• VAHID, F. Incremental Hardware Estimation During Hardware/Software Functional Partitioning. IEEE Trans. VLSI Systems. 1995, 3, 3, 459-464

Terms in the title (9)： システムLSI ,  設計 ,  設計自動化 ,  パイプライン ,  プロセッサ ,  アーキテクチャ ,  面積 ,  見積り ,  手法