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J-GLOBAL ID：200902113446165241   Reference number：98A0163557

TITAC-2: An asynchronous 32-bit microprocessor based on Scalable-Delay-Insensitive model.

TITAC-2:Scalable-Delay-Insensitiveモデルに基づく非同期32-ビット・マイクロプロセッサー

Author (8)： TAKAMURA A (Tokyo Inst. Technol., Tokyo, JPN) ,  KUWAKO M (Univ. Tokyo, Tokyo, JPN) ,  IMAI M (Univ. Tokyo, Tokyo, JPN) ,  FUJII T (Tokyo Inst. Technol., Tokyo, JPN) ,  OZAWA M (Tokyo Inst. Technol., Tokyo, JPN) ,  FUKASAKU I (Tokyo Inst. Technol., Tokyo, JPN) ,  UENO Y (Tokyo Inst. Technol., Tokyo, JPN) ,  NANYA T (Univ. Tokyo, Tokyo, JPN)
Material： Proceedings. IEEE International Conference on Computer Design: VLSI in Computers & Processors  (Proceedings. International Conference on Computer Design)
Volume： 1997  Page： 288-294  Publication year： 1997 
JST Material Number： D0858B  ISSN： 1063-6404  Document type： Proceedings
Country of issue： United States (USA)  Language： ENGLISH (EN)

Terms in the title (4)： モデル ,  非同期 ,  ビット ,  マイクロプロセッサー