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J-GLOBAL ID：200902128870441620   Reference number：98A0905944

Systematic Reducing of Metastable Operation Occurred in CMOS D Flip-Flops.

CMOS Dフリップフロップにおけるメタステーブル動作の組織的軽減法

Author (6)： SATO YOICHIRO (岡山県大 情報工) ,  YAMASOTO YOSHINOBU (岡山大 工) ,  SAITO MASANORI (岡山大 工) ,  KAGOTANI HIROTO (岡山大 工) ,  OKAMOTO TAKUJI (岡山大 工) ,  KAWAI MASAHIRO (津山工高専)
Material： 電子情報通信学会論文誌 D-1  (IEICE Transactions on Information and Systems, Pt.1 (Japanese Edition))
Volume： J81-D-1  Issue： 9  Page： 1090-1098  Publication year： Sep. 1998 
JST Material Number： S0757B  ISSN： 0915-1915  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： CMOS structure ,...
Semi thesaurus term： flip-flop circuit ,...

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JST classification (2)： Other electronic circuits  (NC05090X) ,  Measurement,testing and reliability of solid-state devices  (NC03040G)

Reference (12)：

• CHANEY, T. J. Anomalous behavior of synchronizer and arbiter circuits. IEEE Trans. Comput. 1973, C-22, 4, 421-422
• PECHOUCEK, M. Anomalous response times of input synchronizers. IEEE Trans. Comput. 1976, C-25, 2, 133-139
• EL-AMAWY, A. Modeling effects in redundant synchronizers. IEEE Trans. Comput. 1993, C-42, 12, 1487-1494
• CHAPIRO, D. M. Reliable high-speed arbitration and synchronization. IEEE Trans. Comput. 1987, C-36, 10, 1251-1255
• CORSINI, P. n-user asynchronous arbiter. Electron. Lett. 1975, 11, 1, 1-2

Terms in the title (3)： CMOS ,  Dフリップフロップ ,  組織