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J-GLOBAL ID：200902143064785653   Reference number：99A0201814

VLSI Architecture of Kalman Filters with Minimum Latency Based on FADDEEVA Algorithm.

FADDEEVAアルゴリズムに基づく滞在時間最小型カルマンフィルタのVLSIアーキテクチャ

Author (3)： TSUNEKAWA YOSHITAKA (岩手大 工) ,  TAKAHASHI KYO (岩手県産業技短大) ,  MIURA MAMORU (岩手大 工)
Material： 計測自動制御学会論文集  (Transactions of the Society of Instrument and Control Engineers)
Volume： 34  Issue： 12  Page： 1913-1921  Publication year： Dec. 1998 
JST Material Number： S0104A  ISSN： 0453-4654  CODEN： KJSRA  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *Kalman filter ,...

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JST classification (2)： General  (NC04021I) ,  General  (NC03161C)

Reference (12)：

• 片山徹. 応用カルマンフィルタ
• 中山道雄. パソコンで解くカルマンフィルタ
• YEH, H. G. Systolic Array Design for Kalman Filters. IEEE Trans. Acoustics, Speech Signal Processing. 1988, ASSP-36-9, 1514-1517
• KUNG, S. Y. Systolic Array Design for Kalman Filtering. IEEE Trans. Signal Processing. 1991, SP-39-1, 171-182
• IWAMI, K. VLSI Systolic Array for SRIF Digital Signal Processing Algorithm. IEICE Trans. Fundamentals. 1994, E77-A-9, 1475-1483

Terms in the title (4)： アルゴリズム ,  滞在時間 ,  カルマンフィルタ ,  VLSIアーキテクチャ