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J-GLOBAL ID：200902148936102912   Reference number：98A0402299

Design for Hierarchical Testability of RTL Circuits Obtained by Behavioral Synthesis.

挙動合成により得られたRTL回路の階層的可試験性に対するデザイン

Author (3)： GHOSH I (Princeton Univ., NJ, USA) ,  RAGHUNATHAN A (NEC C&C Res. Lab., NJ, USA) ,  JHA N K (Princeton Univ., NJ, USA)
Material： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Trans Comput-Aided Des Integr Circuits Syst)
Volume： 16  Issue： 9  Page： 1001-1014  Publication year： Sep. 1997 
JST Material Number： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *logic circuit ,...
Semi thesaurus term： RTL回路 ,...

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JST classification (2)： General  (NC03161C) ,  CAD,CAM  (JE10000A)

Terms in the title (4)： 挙動 ,  RTL ,  可試験性 ,  デザイン