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J-GLOBAL ID：200902168129422327   Reference number：98A0639523

Random Pattern Testable Design with Partial Circuit Duplication and I_DDQ Testing.

部分2重化とIDDQテストによる論理回路のランダムテスト容易化手法

Author (3)： YOKOYAMA HIROSHI (秋田大 鉱山) ,  WEN X (Syn Test Technologies Inc., CA, USA) ,  TAMAMOTO HIDEO (秋田大 鉱山)
Material： 電子情報通信学会論文誌 D-1  (IEICE Transactions on Information and Systems, Pt.1 (Japanese Edition))
Volume： J81-D-1  Issue： 6  Page： 851-860  Publication year： Jun. 1998 
JST Material Number： S0757B  ISSN： 0915-1915  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： ENGLISH (EN)

Thesaurus term： *fault detection ,...
Semi thesaurus term： IDDQ

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JST classification (2)： Logic circuits  (NC05070B) ,  Measurement,testing and reliability of solid-state devices  (NC03040G)

Reference (22)：

• AGARWAL, V. K. A tutorial on builtin self test. Trans. of IEEE Design & Test of Comp. 1993, 69-77
• KAGARIS, D. A design for testability technique for test pattern generation with LFSRs. Proc. of VLSI Test Symp. ' 94. 1994, 68-73
• ALSHAIBI, M. F. MFBIST : A BIST method for random pattern resistant circuits. Proc. of ITC'96. 1996, 176-185
• MURADALI, F. A new procedure for weighted random Built-In Self-Test. Proc. of ITC'90. 1990, 660-669
• MIRANDA, M. A. Generation of optimized single distributions of weights for random Built-In Self Test. Proc. of ITC'93. 1993, 1023-1050

Terms in the title (6)： 2重化 ,  テスト ,  論理回路 ,  ランダムテスト ,  容易 ,  手法