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J-GLOBAL ID：200902233780068953   Reference number：09A0584169

CMOSデバイスの微細化に伴う特性ばらつきの増大とその対策 4.製造ばらつきを考慮した自動設計手法

Author (1)： TSUKIYAMA SHUJI (中央大 理工)
Material： 電子情報通信学会誌  (Journal of the Institute of Electronics, Information and Communication Engineers)
Volume： 92  Issue： 6  Page： 440-445  Publication year： Jun. 01, 2009 
JST Material Number： F0019A  ISSN： 0913-5693  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： CMOS structure ,  refinement ,  *manufacturing ,  automatic design ,  *digital integrated circuit ,  distribution function ,  *timing analysis ,  constraint condition (restriction) ,  combinational circuit ,  *delay characteristic ,  *statistical analysis ,  MOS structure

JST classification (1)： General  (NC03161C)

Reference (16)：

• SRIVASTAVA, A. Statistical Analysis and Optimization for VLSI : Timing and Power. 2005
• BLAAUW, D. Statistical timing analysis : From basic principles to state of the art. IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 2008, 27, 4, 589-607
• CHANG, H. Statistical timing analysis under spatial correlations. IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 2005, 24, 9, 1467-1482
• OHKAWA, S. Analysis and characterization of device variations in an LSI chip using an integrated device matrix array. IEEE Trans. Semicond. Manuf. 2004, 17, 2, 155-165
• 関根智明. PERT・CPM. 1992

Terms in the title (6)： CMOS ,  微細化 ,  ばらつき ,  対策 ,  製造ばらつき ,  設計手法