Art

J-GLOBAL ID：200902271281411549   Reference number：08A0006425

Design of VLIW instruction queue for a heterogeneous SMT processor

異種命令混在実行のためのVLIW型命令キューの設計

Author (2)： NAKADA TAKASHI (奈良先端科学技術大学院大) ,  NAKASHIMA YASUHIKO (奈良先端科学技術大学院大)
Material： 情報処理学会研究報告  (IPSJ SIG Technical Reports)
Volume： 2007  Issue： 115(ARC-175)  Page： 89-94  Publication year： Nov. 21, 2007 
JST Material Number： Z0031B  ISSN： 0919-6072  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *computer architecture ,...
Semi thesaurus term： *very long instruction word architecture ,...

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JST classification (2)： Digital computer systems in general  (JC02010O) ,  Control systems  (JC02030K)

Reference (11)：

• PHAM, Dac. The Design and Implementation of a First Generation CELL Processor. ISSCC, 2005. 2005, 1, 184-592
• SHIOTA. A 51.2GOPS, 1.0GB/s-DMA Single-Chip Multi-Processor Integrating Quadruple 8-Way VLIW Processor. ISSCC, 2005. 2005, 18-19
• 島田貴史. 異種命令セット同時実行プロセッサOROCHIの構成. 情処研報. 2006, 2006-ARC-170, 55-60
• SHIMADA, H. Outline of OROCHI : A Multiple Instruction Set Executable SMT Processor. IWIA, 2007. 2007
• 片岡晶人. VLIW型命令キューを持つOROCHIの命令スケジューリング機構. 情処研報. 2007, 2007-ARC-172, 25-30

Terms in the title (4)： 命令 ,  VLIW ,  キュー ,  設計