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J-GLOBAL ID：200902293142967994   Reference number：08A1062716

Improving Integrated Circuit Performance Through the Application of Hardness-by-Design Methodology

設計による耐放射線法による集積回路性能の改善

Author (1)： LACOE Ronald C. (Aerospace Corp., CA, USA)
Material： IEEE Transactions on Nuclear Science  (IEEE Trans Nucl Sci)
Volume： 55  Issue： 4,Pt.1  Page： 1903-1925  Publication year： Aug. 2008 
JST Material Number： C0235A  ISSN： 0018-9499  CODEN： IETNAE  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： *MOS integrated circuit ,  CMOS structure ,  SEU ,  ionizing radiation ,  *radiation resistance (radiation effect) ,  microprocessor ,  ASIC ,  radiation belt ,  gate (semiconductor) ,  silicon oxide ,  *radiation damage ,  MOS structure

JST classification (2)： Irradiational changes semiconductors  (BK16123E) ,  Semiconductor integrated circuit  (NC03162T)

Terms in the title (4)： 設計 ,  射線法 ,  集積 ,  回路性能