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J-GLOBAL ID：200903000049955869

半導体パッケージ

Inventor： 前田 秀昭 ,  岩崎 博
Applicant, Patent owner： 株式会社東芝
Agent (1)： 須山 佐一
Gazette classification：公開公報
Application number (International application number)：1994060492
Publication number (International publication number)：1995273243
Application date： Mar. 30, 1994
Publication date： Oct. 20, 1995
Summary：

【要約】【目的】 低コスト化およびコンパクト化が可能で、かつ高信頼性を保証し得る半導体パッケージの提供を目的とする。【構成】 一主面に被接続部7bを含む配線回路7aを備えた基板7と、前記基板7の一主面にフェースダウン型に実装された半導体チップ8と、前記半導体チップ8-基板7面間を充填する樹脂層11と、前記半導体チップ8に電気的に接続し、かつ基板7の他主面側に導出・露出された平面型の外部接続用端子9とを具備して成る半導体パッケージであって、前記基板7の一主面および内層配線層の少なくともいずれか一方の外周端縁部にダミー配線パターン7cを設置した構成を成すことを特徴とする。また、上記構成の半導体パッケージにおいて、基板7の被接続部7bおよび半導体チップ8の電極8aを拡散接合するか、あるいは基板7の他主面側に導出・露出させた平面型の外部接続用端子9を、低ピッチの格子状に配置していることを特徴とする。

Claim (excerpt)：

一主面に被接続部を含む配線回路を備えた基板と、前記基板の一主面にフェースダウン型に実装された半導体チップと、前記半導体チップ-基板面間を充填する樹脂層と、前記半導体チップに電気的に接続し、かつ基板の他主面側に導出・露出された平面型の外部接続用端子とを具備して成る半導体パッケージであって、前記基板の一主面および内層配線層の少なくともいずれか一方の外周端縁部にダミー配線パターンを設置した構成を成すことを特徴とする半導体パッケージ。

IPC (4)：

H01L 23/12 ,  H01L 21/60 311 ,  H01L 21/82 ,  H01L 23/15

FI (4)：

H01L 23/12 F ,  H01L 21/82 R ,  H01L 23/12 Q ,  H01L 23/14 C

Patent cited by the Patent：

Cited by examiner (3)

• 特開平1-199439
  
• 回路基板
  Gazette classification：公開公報   Application number：特願平4-231108   Applicant：京セラ株式会社
• シールド付リードレスパツケージ
  Gazette classification：公開公報   Application number：特願平3-085863   Applicant：国際電気株式会社, 五洋電子工業株式会社