Pat
J-GLOBAL ID：200903000095807246

半導体装置及びその製造方法

Inventor：
伊藤 貴敏

About 伊藤 貴敏


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 平田 忠雄
Gazette classification：公開公報
Application number (International application number)：1999202280
Publication number (International publication number)：2001035918
Application date： Jul. 15, 1999
Publication date： Feb. 09, 2001
Summary：
【要約】【課題】 コンタクト形成以降の拡散工程数を削減することのできる半導体装置及びその製造方法を提供する。【解決手段】 P型基板101上にPウェル102、Nウェル103、分離酸化膜104、拡散層105、ゲート106を設けてトランジスタ素子が形成される。トランジスタ素子の露出面上には、第1の層間膜107が設けられ、この第1の層間膜107上に第1のアルミニウム層108はトランジスタ素子のゲートに対し、直交方向及び平行方向に分割して複数が設けられ、この第1のアルミニウム層108上には第2の層間膜109が設けられる。ゲート106及び拡散層105上には、層間膜107,109を貫通し、かつ第1のアルミニウム層108の側面に接するようにしてコンタクト110a〜110eが設けられ、これらコンタクト内には導電物質が埋設される。
Claim (excerpt)：
半導体基板上に所定のパターンにより複数の半導体素子を形成し、前記複数の半導体素子を第1の層間膜で被覆し、前記第1の層間膜上に所定のパターンで形成された複数の配線層と、前記複数の配線層を第2の層間膜で被覆し、決定された回路構造に基づいて前記第1及び第2の層間膜を貫通する導電性コンタクトを形成して前記複数の半導体素子と前記配線層を接続するとともに、前記配線層を前記第2の層間膜上に引き出すことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/768 ,  H01L 21/82
FI (3)：
H01L 21/90 D ,  H01L 21/82 W ,  H01L 21/90 B
F-Term (16)：
5F033HH08 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK08 ,  5F033NN12 ,  5F033NN39 ,  5F033QQ09 ,  5F033QQ37 ,  5F033VV17 ,  5F033XX33 ,  5F064EE22 ,  5F064EE23 ,  5F064EE26 ,  5F064EE27 ,  5F064EE33 ,  5F064EE34
Patent cited by the Patent：
Cited by examiner (8)
  • 半導体集積回路装置およびその製造方法
    Gazette classification：公開公報   Application number：特願平7-189619   Applicant：株式会社日立製作所, 株式会社日立マイコンシステム
  • 特開平1-313959
  • 特開平1-313959
Show all

Return to Previous Page

TOP

BOTTOM