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J-GLOBAL ID：200903000631463296

同期型半導体記憶装置およびそのデータ読出方法

Inventor： 澤田 誠二 ,  小西 康弘 ,  岩本 久
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995021426
Publication number (International publication number)：1996212778
Application date： Feb. 09, 1995
Publication date： Aug. 20, 1996
Summary：

【要約】【目的】 高速クロック信号に同期して確実にデータを読出すことのできる同期型半導体記憶装置を提供する。【構成】 センスアンプ群1から8ビットデータを受けて格納するリードレジスタ群20と1ビットデータ出力端子4との間に、2ビットまたは4ビットのデータをラッチし、1ビットずつ出力するラッチ回路30を配置する。リードレジスタ群およびラッチ回路30はクロック信号に同期してデータを出力する。リードレジスタ群からデータ出力端子4の間のラッチ回路段数が1段に低減されてリードレジスタ群20からラッチ回路30へのデータ転送およびラッチ回路30からデータレジスタへのデータ転送をゲート伝搬遅延の影響を受けることなく高速で行なうことができ、高速データ読出を実現することができ、高周波動作する同期型半導体記憶装置を得ることができる。

Claim (excerpt)：

一連のパルス列からなるクロック信号に同期して動作する同期型半導体記憶装置であって、少なくとも1つの、1ビットデータを出力するためのデータ出力端子、複数のメモリセルを有するメモリセルアレイ、前記クロック信号に同期して与えられる第1のアドレス信号に従って、前記メモリセルアレイから同時に複数のメモリセルを選択する第1の選択手段、前記第1の選択手段により選択された複数のメモリセルのデータの各々を検知し増幅しかつラッチするセンスアンプ手段と、前記クロック信号に同期して与えられる第2のアドレス信号に従って、前記センスアンプ手段の保持するデータから、前記データ出力端子から出力されるべき所定数のビットのデータを同時に選択する第2の選択手段、データ読出時、前記第2の選択手段により選択された所定数ビットのデータを同時に受けて保持する読出レジスタ手段、データ読出時、前記クロック信号に応答して活性化され、第3のアドレス信号に従って前記読出レジスタ手段から予め定められた複数ビットのデータを同時に選択して出力する第3の選択手段、およびデータ読出時活性化され、第4のアドレス信号に従って前記第3の選択手段の出力するデータを前記クロック信号に同期して選択して1ビットずつ前記データ出力端子へ出力する出力手段を備える、同期型半導体記憶装置。

IPC (2)：

G11C 11/401 ,  G11C 7/00 312

Patent cited by the Patent：

Cited by examiner (2)

• 同期型半導体記憶装置および半導体記憶装置
  Gazette classification：公開公報   Application number：特願平5-296339   Applicant：三菱電機エンジニアリング株式会社, 三菱電機株式会社
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平4-230583   Applicant：株式会社東芝