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J-GLOBAL ID：200903000835843845

テスト回路を有する半導体集積回路装置

Inventor：
山脇 雅弘

About 山脇 雅弘


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 尾身 祐助
Gazette classification：公開公報
Application number (International application number)：1996174532
Publication number (International publication number)：1998021700
Application date： Jul. 04, 1996
Publication date： Jan. 23, 1998
Summary：
【要約】【目的】 小規模のテスト回路でかつ短時間でRAMマクロのアクセスタイムを測定できるようにする。【構成】 テスト対象マクロ(RAMマクロ)M1のnビットの出力データDO1〜DOnを多入力論理ゲート(ANDゲートまたはORゲート)M4に入力し、M1の出力データの論理和(または論理積)を取り、その出力をセレクタM2を介してラッチM3に入力し、テストクロック信号TCKによりラッチする。【効果】 多入力論理ゲートM4からは出力データDO1〜DOnの中の最も遅延時間の大きいデータが出力されるから、これをラッチM3に入力し、マクロM1を動作させつつテストクロック信号TCKを可変することにより、予定出力が得られる境界のテストクロック信号TCKの遅延時間をアクセスタイムとして求めることができる。
Claim (excerpt)：
半導体集積回路装置に内蔵されたテスト対象回路の出力信号を入力信号とする多入力論理ゲートと、テスト対象回路の動作を規定するクロック信号と前記多入力論理ゲートの出力信号をセレクト信号により選択するセレタタと、前記セレクタの出力信号をテストクロック信号により保持するラツチと、を備えるテスト回路を有する半導体集積回路装置。
IPC (3)：
G11C 29/00 303 ,  G01R 31/28 ,  G06F 11/22 310
FI (3)：
G11C 29/00 303 H ,  G06F 11/22 310 T ,  G01R 31/28 V
Patent cited by the Patent：
Cited by examiner (3)
  • 特開平4-326000
  • 特開平1-098200
  • 半導体記憶装置
    Gazette classification：公開公報   Application number：特願平5-060769   Applicant：富士通株式会社, 富士通ヴィエルエスアイ株式会社

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