大量にドープされたエピタキシャルSiGeを選択的に堆積させる方法

Inventor： ,
Applicant, Patent owner：
Agent (2)：長谷川芳樹 , 山田行一
Gazette classification：公表公報
Application number (International application number)：2006533945
Publication number (International publication number)：2007514294
Application date： Sep. 21, 2004
Publication date： May. 31, 2007
Summary：

一実施形態においては、基板上にシリコン膜又はシリコンゲルマニウム膜を堆積させる方法であって、プロセスチャンバ内に基板を配置するステップと、基板表面を約600°C〜900°Cの範囲の温度に、プロセスチャンバ内の圧力を約13Pa(0.1トール)〜約27kPa(200トール)の範囲に維持しつつ、加熱するステップと、を含む前記が提供される。堆積ガスは、プロセスチャンバに供給され、SiH4、任意のゲルマニウム源ガス、エッチング剤、キャリヤガス、任意に少なくとも1つのドーパントガスを含んでいる。シリコン膜又はシリコンゲルマニウム膜は、基板上に選択的且つエピタキシャル的に成長する。一実施形態は、シリコン含有膜とキャリヤガスとして不活性ガスを堆積させる方法を含んでいる。方法は、また、選択的シリコンゲルマニウムエピタキシャル膜を用いる電子デバイスの製造を含んでいる。【選択図】図2C

Claim (excerpt)：

基板上にシリコンゲルマニウム膜を堆積させる方法であって、該基板をプロセスチャンバ内に配置するステップと、該基板を約500°C〜約900°Cの範囲の温度に加熱するステップと、圧力を約0.1トール〜約200トールの範囲に維持するステップと、 SiH4、GeH4、HCl、キャリヤガス、少なくとも1つのドーパントガスを含む堆積ガスを供給するステップと、該シリコンゲルマニウム膜を該基板上にエピタキシャル的に堆積させるステップと、を含む、前記方法。

IPC (9)：

H01L 21/205 , H01L 29/78 , H01L 29/786 , H01L 21/336 , H01L 21/331 , H01L 29/732 , H01L 29/737 , H01L 21/824 , H01L 27/06

FI (7)：

H01L21/205 , H01L29/78 301S , H01L29/78 616L , H01L29/78 616T , H01L29/72 S , H01L29/72 H , H01L27/06 321A

F-Term (105)：

5F003BB08 , 5F003BC08 , 5F003BG06 , 5F003BM01 , 5F003BP06 , 5F003BP31 , 5F003BP33 , 5F003BP41 , 5F003BZ02 , 5F045AA03 , 5F045AB01 , 5F045AC01 , 5F045AC05 , 5F045AC15 , 5F045AC16 , 5F045AC17 , 5F045AC19 , 5F045AD10 , 5F045AD11 , 5F045AD12 , 5F045CA05 , 5F045HA06 , 5F048AA07 , 5F048AA10 , 5F048AC03 , 5F048AC05 , 5F048BA10 , 5F048BA14 , 5F048BB01 , 5F048BB08 , 5F048BB09 , 5F048BB11 , 5F048BB12 , 5F048BC01 , 5F048BC06 , 5F048BC15 , 5F048BF06 , 5F048BF16 , 5F048BF18 , 5F048CA02 , 5F048CA04 , 5F048CA13 , 5F048CA14 , 5F048CA15 , 5F048DA25 , 5F048DA27 , 5F048DA30 , 5F110AA01 , 5F110AA16 , 5F110BB04 , 5F110CC02 , 5F110EE02 , 5F110EE04 , 5F110EE05 , 5F110EE14 , 5F110EE32 , 5F110EE41 , 5F110EE42 , 5F110FF01 , 5F110FF02 , 5F110FF04 , 5F110GG02 , 5F110GG12 , 5F110HJ01 , 5F110HJ13 , 5F110HK05 , 5F110HK08 , 5F110HK13 , 5F110HK21 , 5F110HK27 , 5F110HK34 , 5F110HK40 , 5F110HK41 , 5F110HM02 , 5F110HM13 , 5F110QQ08 , 5F140AA01 , 5F140AA05 , 5F140AA40 , 5F140AB03 , 5F140AB07 , 5F140AC36 , 5F140BA01 , 5F140BD09 , 5F140BD12 , 5F140BF01 , 5F140BF05 , 5F140BF07 , 5F140BF11 , 5F140BF18 , 5F140BG10 , 5F140BG12 , 5F140BG14 , 5F140BH06 , 5F140BH14 , 5F140BH27 , 5F140BH49 , 5F140BJ01 , 5F140BJ08 , 5F140BK03 , 5F140BK09 , 5F140BK13 , 5F140BK18 , 5F140BK34 , 5F140CF04

Patent cited by the Patent：

Cited by applicant (1)

半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願2001-265362 Applicant：株式会社日立製作所

Cited by examiner (1)

半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願2001-265362 Applicant：株式会社日立製作所

Article cited by the Patent：

Cited by applicant (1)

A raised source/drain technology using in-situ P-doped SiGe and B-doped Si for 0.1-μm CMOS ULSIs

Cited by examiner (1)

A raised source/drain technology using in-situ P-doped SiGe and B-doped Si for 0.1-μm CMOS ULSIs

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