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J-GLOBAL ID：200903001034213781

マルチモードラッチタイミング回路、ロジック回路、ロジック回路を動作させる方法、および、ロジック回路により必要とされるクロック電力を低減する方法

Inventor：
ロバート ピー.マスレイド

About ロバート ピー.マスレイド


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 石田 敬 (外4名)
Gazette classification：公開公報
Application number (International application number)：2002192124
Publication number (International publication number)：2003224467
Application date： Jul. 01, 2002
Publication date： Aug. 08, 2003
Summary：
【要約】 (修正有)【課題】2相ラッチタイミング回路の望ましい利点を有しながらも電力消費量を低減出来るラッチタイミング回路を得る。【解決手段】マルチモードラッチタイミング回路は、各論ロジックパスに第1ラッチ群205および第2ラッチ群255を有する。第1動作モードにおいて、第1および第2位相クロック信号が提供され、ラッチタイミング回路は2相非重複トランスペアレントラッチタイミング回路として機能する。第2動作モードにおいて、第1ラッチ群はロジックパスの幾つかまたは全てにおいてトランスペアレント状態に保持されることにより、クロック電力を低減する。
Claim (excerpt)：
全てのクロックサイクルに対するクロックパルスを備えたマスタークロック信号を有する集積回路のロジック回路用マルチモードラッチタイミング回路であって、ロジックパスの第1部分におけるデータの流れを制御すると共に、第1ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第1タイミングラッチ群と、前記ロジックパスの第2部分におけるデータの流れを制御すると共に、第2ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第2タイミングラッチ群と、前記マスタークロック信号を受信し且つ前記第1ラッチ制御入力に結合された第1出力信号を出力し、第1動作モードにおいては前記マスタークロック信号に関して第1クロック位相を有する第1クロック信号を生成すると共に、第2動作モードにおいては前記第1ラッチ群をトランスペアレントとするのに十分なバイアス電圧を生成するように構成された第1ドライバと、前記マスタークロック信号を受信し且つ前記第2ラッチ制御入力に結合された第2出力信号を出力し、前記第1および第2動作モードにおいて前記マスタークロック信号に関して第2クロック位相を有する第2クロック信号を生成するように構成された第2ドライバとを備え、前記第1モードにおける前記第1および第2クロック信号の位相は、前記第1および第2ラッチ群が前記クロックサイクルの異なる部分でトランスペアレントであるように選択されることを特徴とするマルチモードラッチタイミング回路。
IPC (3)：
H03K 19/173 ,  G06F 1/12 ,  H03K 3/037
FI (3)：
H03K 19/173 ,  H03K 3/037 Z ,  G06F 1/04 340 D
F-Term (13)：
5J042BA19 ,  5J042CA08 ,  5J042CA14 ,  5J042CA23 ,  5J042CA24 ,  5J042CA25 ,  5J042CA27 ,  5J042DA02 ,  5J043AA03 ,  5J043EE00 ,  5J043HH01 ,  5J043JJ10 ,  5J043KK02
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (1)

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