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J-GLOBAL ID：200903001071906410

不揮発性記憶装置

Inventor： 藤澤 宏樹 ,  永島 靖 ,  長谷川 雅俊 ,  成井 誠司 ,  青木 康伸
Applicant, Patent owner： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
Agent (1)： 徳若 光政
Gazette classification：公開公報
Application number (International application number)：1996170587
Publication number (International publication number)：1997330596
Application date： Jun. 10, 1996
Publication date： Dec. 22, 1997
Summary：

【要約】 (修正有)【課題】 強誘電体メモリ等の不揮発性記憶装置の低消費電力化を図る。【解決手段】 強誘電体キャパシタCs又はCsbならびにアドレス選択MOSFETQst又はQsbからなる強誘電体メモリセルの一対のメモリアレイARYL及びARYRと、これらのアレイの相補ビット線BL0*〜BLn*ならびにBR0*〜BRn*に対応して設けられるセンスアンプSAとを具備する強誘電体メモリ等において、各相補ビット線をCst及びCsbのプレートに供給される電圧VPL又はVPRと同じ電位Vq又は3Vqにプリチャージする。また、例えば相補ビット線BR0*〜BRn*のビット線容量を、例えばBL0*〜BLn*に対するダミー容量として利用し、ワード線の選択動作が終了した後、相補ビット線BL0*と対応するBR0*つまりダミー容量との間を択一的に接続状態にするとともに、センスアンプSAの例えばBL0*に対応する単位増幅回路のみを択一的に動作状態とする。

Claim (excerpt)：

第1の電位にプリチャージされるビット線と、その一方の電極に上記第1の電位とされるプレート電圧を受ける強誘電体キャパシタと、上記強誘電体キャパシタの他方の電極と対応する上記ビット線との間に設けられそのゲートが対応するワード線に共通結合されるアドレス選択MOSFETとを含む強誘電体メモリセルと、上記第1の電位と異なる第2の電位にプリチャージされるダミー容量と、上記ダミー容量と指定された上記ビット線との間を選択的に接続するスイッチ手段とを具備し、上記強誘電体キャパシタの容量と、対応する上記ビット線の容量と、上記ダミー容量の容量との間のチャージシェアにより指定された上記強誘電体メモリセルの保持データを読み出すことを特徴とする不揮発性記憶装置。

IPC (6)：

G11C 14/00 ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4)：

G11C 11/34 352 A ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 29/78 371

Patent cited by the Patent：

Cited by examiner (1)

• 半導体記憶装置及びその駆動方法
  Gazette classification：公開公報   Application number：特願平7-279485   Applicant：シャープ株式会社