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J-GLOBAL ID：200903001525613757

半導体装置

Inventor： 日景 哲郎 ,  阪田 健 ,  村上 京子 ,  永島 靖
Applicant, Patent owner： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1999048245
Publication number (International publication number)：2000251492
Application date： Feb. 25, 1999
Publication date： Sep. 14, 2000
Summary：

【要約】【課題】 予備のワード線あるいはデータ線に対応する救済セット回路の数を自由に割り当て、救済効率の向上とチップ面積の低減を図ることができる半導体装置を提供する。【解決手段】 256Mbなどの容量のDRAMであって、メモリアレイ1、ロウデコーダ2、カラムデコーダ3、ロウ系救済回路、カラム系救済回路4a、センスアンプ5などの主要部から構成され、メモリマットM1のデータ線不良は対応する救済アドレスが救済セット回路S1aに記憶され、この比較結果信号HIT1aと識別信号RS1aとが予備データ線デコーダ8aなどの選択回路9aにより論理演算されて予備データ線Ry1に割り当てられ、またメモリマットM1の3つの各メモリセル不良は対応する救済アドレスが各救済セット回路S2a〜S4aに記憶され、いずれも予備データ線Ry2に割り当てられて救済される。

Claim (excerpt)：

複数のワード線と複数のデータ線との交点に配置される複数のメモリセルからなるメモリアレイと、このメモリアレイ内の不良アドレスを救済アドレスに置き換えるためのロウ系、カラム系の救済回路を含む半導体装置であって、前記メモリアレイは、正規の複数のワード線、データ線およびメモリセルからなる正規のメモリアレイ領域と、予備の複数のワード線、データ線およびメモリセルからなる予備のメモリアレイ領域とを有し、前記救済回路は、前記不良アドレスに対応する救済アドレスと入力アドレスとの比較結果信号と、前記予備のワード線あるいはデータ線に割り当てる識別信号とを発生する複数の救済セット回路と、この各救済セット回路からの比較結果信号と識別信号とに基づいて前記不良アドレスに対応する前記正規のワード線あるいはデータ線を前記予備のワード線あるいはデータ線に割り当てる選択回路とを有し、前記予備のワード線あるいはデータ線に対応する前記救済セット回路の数を任意に割り当てることを特徴とする半導体装置。

IPC (2)：

G11C 29/00 603 ,  G11C 11/401

FI (2)：

G11C 29/00 603 F ,  G11C 11/34 371 D

F-Term (10)：

5B024AA07 ,  5B024AA15 ,  5B024BA18 ,  5B024BA29 ,  5B024CA07 ,  5B024CA17 ,  5L106AA01 ,  5L106CC04 ,  5L106CC17 ,  5L106CC22

Patent cited by the Patent：

Cited by examiner (1)

• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平5-245245   Applicant：富士通株式会社