半導体集積回路装置

Inventor： , , , ,
Applicant, Patent owner：
Agent (1)：高橋詔男 (外3名)
Gazette classification：公開公報
Application number (International application number)：1999069308
Publication number (International publication number)：2000268560
Application date： Mar. 15, 1999
Publication date： Sep. 29, 2000
Summary：

【要約】【課題】中性子などに起因してデータ入出力用端子に現れる不良ビット数を最小限に抑えることのできる半導体集積回路装置を提供すること。【解決手段】複数のデータ入出力用外部端子I/O0〜I/O15と、該複数のデータ入出力用外部端子に対応するメモリセルが混在してなるDRAMアレイ(メモリアレイ)110-1〜110-4とを有し、該メモリアレイから前記複数のデータ入出力用外部端子にデータを読み出すように構成される。ここで、各DRAMアレイ内で、同一サイクル内でデータ入出力用外部端子に読み出されるデータを格納するメモリセルは互いに離間するように配置される。すなわち、メモリセルアレイ110-1〜110-4は、複数の領域に区分され、各領域内には、同一サイクルで同時に読み出しの対象とされないメモリセルが配列される。

Claim (excerpt)：

複数のデータ入出力用外部端子と、該複数のデータ入出力用外部端子の内の少なくとも2つ以上の前記外部端子に対応するメモリセルが混在してなる少なくとも1つのメモリセルアレイとを有し、該メモリセルアレイは、ワード線と該ワード線に接続されたメモリセルにより構成されたロウと、ビット線および該ビット線に接続されたメモリセルを含むカラムとがそれぞれ複数配列されることにより構成され、前記メモリセルアレイから前記複数のデータ入出力用外部端子に対応するデータを読み出すように構成された半導体集積回路装置であって、前記メモリセルアレイは、同一サイクル内で前記複数のデータ入出力用外部端子に読み出されるデータをそれぞれ格納する前記メモリセルがそれぞれ属する前記カラムは互いに離間するように配置されてなることを特徴とする半導体集積回路装置。

IPC (7)：

G11C 11/401 , G06F 12/08 , G11C 11/413 , G11C 11/41 , G11C 11/407 , H01L 27/108 , H01L 21/8242

FI (10)：

G11C 11/34 371 Z , G06F 12/08 J , G11C 11/34 J , G11C 11/34 301 E , G11C 11/34 341 A , G11C 11/34 345 , G11C 11/34 362 H , G11C 11/34 362 S , G11C 11/34 371 K , H01L 27/10 681 E

F-Term (25)：

5B005JJ13 , 5B005MM01 , 5B005UU13 , 5B005UU24 , 5B015HH01 , 5B015JJ44 , 5B015KA38 , 5B015NN03 , 5B015PP01 , 5B015PP02 , 5B015PP07 , 5B024AA15 , 5B024BA05 , 5B024BA10 , 5B024BA21 , 5B024CA16 , 5B024CA21 , 5F083AD00 , 5F083BS00 , 5F083CR00 , 5F083EP00 , 5F083GA18 , 5F083LA02 , 5F083LA12 , 5F083ZA14

Patent cited by the Patent：

Cited by applicant (4)

特開平1-166398
半導体記憶装置
Gazette classification：公開公報 Application number：特願平4-199480 Applicant：三菱電機株式会社
特開平4-159689

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Cited by examiner (6)

特開平1-166398
特開平1-166398
半導体記憶装置
Gazette classification：公開公報 Application number：特願平4-199480 Applicant：三菱電機株式会社

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