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J-GLOBAL ID：200903002950484720

半導体装置の製造方法

Inventor： 池田 和人 ,  木村 孝浩
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1996158492
Publication number (International publication number)：1998012570
Application date： Jun. 19, 1996
Publication date： Jan. 16, 1998
Summary：

【要約】【課題】 シリサイド電極を形成する際にシリサイドの浸入深さを小さくし,しかも低抵抗化してデバイスの高集積化と高速化を図る。【解決手段】 シリコンが露出した領域101Bと絶縁膜で覆われた領域101Bを有するシリコン基板101 上に金属膜102 を被着する第1工程と, 該金属膜102 の上に元素比率で金属:シリコン=2:1よりもシリコン比率が小さくなる膜厚でシリコン膜103 を被着する第2工程と,該シリコン基板を加熱して,該シリコンが露出した領域にはシリコン比率の大きい金属シリサイド層105 を形成し,該酸化シリコン膜で覆われた領域にはシリコン比率の小さい金属シリサイド層104 を形成する第3工程と,該シリコン比率の小さい金属シリサイド層104 を選択的に除去する第4工程とを含む半導体装置の製造方法。

Claim (excerpt)：

シリコン層を有する基板上に該シリコン層が露出した領域を有する絶縁膜を形成する第1工程と,露出した該絶縁膜を含む該基板上に,金属膜を被着する第2工程と,該金属膜の上に元素比率で金属:シリコン=2:1よりもシリコン比率が小さくなる膜厚でシリコン膜を被着する第3工程と,該シリコン基板を加熱して,該シリコンが露出した領域にはシリコン比率の大きい金属シリサイド層を形成し,該酸化シリコン膜で覆われた領域にはシリコン比率の小さい金属シリサイド層を形成する第4工程と,該シリコン比率の小さい金属シリサイド層を選択的に除去する第5工程とを含むことを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/28 301 ,  H01L 21/3205 ,  H01L 29/78 ,  H01L 21/336

FI (3)：

H01L 21/28 301 T ,  H01L 21/88 R ,  H01L 29/78 301 P

Patent cited by the Patent：

Cited by examiner (3)

• シリサイド層の形成方法
  Gazette classification：公開公報   Application number：特願平6-199383   Applicant：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 特開平3-179732
  
• 特開平2-001120