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J-GLOBAL ID：200903003003030223

半導体メモリのパワーライン配線構造

Inventor： 金 大容 ,  金 杜應 ,  徐 英豪 ,  郭 忠根
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 高月 猛
Gazette classification：公開公報
Application number (International application number)：1997328984
Publication number (International publication number)：1998163346
Application date： Nov. 28, 1997
Publication date： Jun. 19, 1998
Summary：

【要約】【課題】パワーラインの配線構造を改善してSらなる高集積・高速化を実現する。【解決手段】行方向へ延設されたメモリセルのゲート層へストラッピング領域501で接続されるワードラインWLを有する半導体メモリにおいて、ワードラインの終端をセルアレイ領域303の途中に設けるとともに該セルアレイ領域中のワードラインのない部分にワードラインと同層のパワーライン100,110を列方向へ設けたパワーライン配線構造とする。従来では周辺領域にあったパワーラインがメモリセルアレイ領域中に配線されるので、その分、メモリセルを多くして容量を増やしたり、あるいはチップサイズを縮小させることができる。

Claim (excerpt)：

行方向へ延設されたメモリセル内の伝達トランジスタのゲート層へストラッピング領域で接続されるメタルワードラインを有する半導体メモリにおいて、メタルワードラインの終端をセルアレイ領域の途中に設けるとともに該セルアレイ領域中の前記メタルワードラインのない部分に前記メタルワードラインと同層のメタルパワーラインを列方向へ設けたパワーライン配線構造をもつことを特徴とする半導体メモリ。

IPC (3)：

H01L 21/8244 ,  H01L 27/11 ,  G11C 11/41

FI (2)：

H01L 27/10 381 ,  G11C 11/34 345

Patent cited by the Patent：

Cited by examiner (2)

• 半導体集積回路装置
  Gazette classification：公開公報   Application number：特願平4-020175   Applicant：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
• 特開昭60-097665