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J-GLOBAL ID：200903003182047460

誘電体メモリおよびその製造方法並びに誘電体キャパシタ

Inventor：
田中 均洋

About 田中 均洋

, 
落合 昭彦

About 落合 昭彦


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 藤島 洋一郎
Gazette classification：公開公報
Application number (International application number)：1999161866
Publication number (International publication number)：2000349250
Application date： Jun. 09, 1999
Publication date： Dec. 15, 2000
Summary：
【要約】【課題】 誘電体キャパシタの加工時の不要な変形が生じにくい,誘電体メモリおよびその製造方法,並びに誘電体キャパシタを提供する。【解決手段】 誘電体メモリ10は、トランジスタ10A、誘電体キャパシタ10Bおよびこれらの間に設けられた層間絶縁膜16,17を備えている。層間絶縁膜16はトランジスタ10Aが形成された基板11上に形成されており、この層間絶縁膜16上に層間絶縁膜17が形成されている。層間絶縁膜17には溝17a,17bが形成されている。誘電体キャパシタ10Bは、層間絶縁膜17の溝17a,17bの中に埋設された第1の電極層18、誘電体膜19および第2の電極層20からなる積層体により構成されている。誘電体キャパシタ10Bの、層間絶縁膜17の膜面と平行な面内における平面形状は略正多角形であるため、誘電体キャパシタ10Bの表面を加工する際の不要な変形が生じにくい。
Claim (excerpt)：
誘電体キャパシタとスイッチング素子、およびこれらの間に設けられた層間絶縁膜を備えた誘電体メモリであって、前記層間絶縁膜には溝部が形成されており、前記誘電体キャパシタは、第1の電極層、誘電体膜および第2の電極層を積層した積層体を、前記層間絶縁膜の溝部に埋設することによって構成され、前記誘電体キャパシタの前記層間絶縁膜の膜面と平行な面内における平面形状は、略正多角形であることを特徴とする誘電体メモリ。
IPC (3)：
H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242
FI (4)：
H01L 27/10 451 ,  H01L 27/10 621 Z ,  H01L 27/10 651 ,  H01L 27/10 681 E
F-Term (29)：
5F083AD10 ,  5F083AD21 ,  5F083AD43 ,  5F083AD48 ,  5F083AD49 ,  5F083FR02 ,  5F083GA25 ,  5F083JA06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083LA01 ,  5F083LA02 ,  5F083LA12 ,  5F083LA16 ,  5F083MA04 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR22 ,  5F083PR40 ,  5F083ZA28
Patent cited by the Patent：
Cited by examiner (3)

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