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J-GLOBAL ID：200903003504593430

半導体記憶装置

Inventor： 密岡 久仁彦
Applicant, Patent owner： ヤマハ株式会社
Agent (1)： 伊丹 勝
Gazette classification：公開公報
Application number (International application number)：1996020457
Publication number (International publication number)：1997198886
Application date： Jan. 11, 1996
Publication date： Jul. 31, 1997
Summary：

【要約】【課題】 選択ビット線とダミービット線の負荷バランスを一定に保ち、且つそれらの信号変化の時間ズレをなくして、誤動作のない高速読出し動作を可能とした半導体記憶装置を提供する。【解決手段】 データが書込まれたメモリセルMCが配列されたメモリセルアレイ1に対して、各ビット線BLに沿うメモリセル配列の一端側にメモリセルの二値データの中間の信号変化を出力するように設定されたダミーセルDCが一列配列されたダミーセルアレイ3が配置される。メモリセルMC2が選択されてビット線BL0に接続される時、これに隣接するビット線BL1が非選択とされてダミービット線となり、選択ビット線BL0と共に出力ビット線対B0,B1に接続される。ダミービット線には一つのダミーセルが接続される。出力ビット線対B0,B1の出力の差が差動型センス回路5により検出される。

Claim (excerpt)：

複数本ずつのビット線とワード線の交差部に二値データが書き込まれたメモリセルがマトリクス配列されたメモリセルアレイと、このメモリセルアレイの各ビット線に沿うメモリセル配列の一端側にメモリセルの二値データの中間の信号変化を出力するように設定されたダミーセルが一列配列されたダミーセルアレイと、前記メモリセルアレイの互いに隣接するビット線のうち一方をメモリセルデータが読み出される選択状態、他方を非選択状態とし、非選択状態のビット線をダミービット線としてこれにダミーセルデータを読み出して、一対の選択ビット線とこれに隣接するダミービット線とを出力ビット線対に接続するビット線選択手段と、前記出力ビット線対の差信号を検出する差動型センス回路とを有することを特徴とする半導体記憶装置。

IPC (2)：

G11C 16/06 ,  G11C 17/18

FI (2)：

G11C 17/00 520 C ,  G11C 17/00 306 B

Patent cited by the Patent：

Cited by examiner (2)

• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平4-325945   Applicant：ヤマハ株式会社
• 特開平4-064997