高集積DRAM素子及びその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：服部雅紀
Gazette classification：公開公報
Application number (International application number)：1996155698
Publication number (International publication number)：1997017978
Application date： Jun. 17, 1996
Publication date： Jan. 17, 1997
Summary：

【要約】【課題】高縦横比を有するメモリ装置におけるBC工程を改善したDRAM素子及びその製造方法を提供する。【解決手段】半導体基板中に形成された一対のソース及びドレイン領域と前記一対のソース及びドレイン領域間の前記半導体基板上に形成され、両側壁にゲートスペーサを具備したワードライン70と、前記ゲートスペーサにより絶縁されて前記ワードライン70間の前記ドレイン領域に接続されるビットライン用パッド130と、前記ゲートスペーサと第1、第2層間絶縁膜及び絶縁膜により絶縁されて前記第1及び第2層間絶縁膜を貫通して前記ワードライン間の前記ソース領域に接続するストレージ電極用プラギングバーと、前記絶縁膜及び前記第2層間絶縁膜の一部を貫通して前記パッド130に接続するビットライン150と、前記ビットライン150の両側面に位置し前記プラギングバーに直接接続されるストレージ電極とを具備する。

Claim (excerpt)：

フィールド領域により分離された半導体基板のアクチブ領域上に一つのMOSトランジスタと一つのスタックキャパシターとより構成されるメモリセルを複数個具備した高集積DRAM素子において、前記メモリセルは、前記半導体基板中に形成された一対のソース及びドレイン領域と前記一対のソース及びドレイン領域間の前記半導体基板上に形成され両側壁にゲートスペーサを具備したワードラインと、前記ゲートスペーサにより絶縁されて前記ワードラインの間の前記ドレイン領域に接続されるビットライン用パッドと、前記ゲートスペーサと第1及び第2層間絶縁膜及び絶縁膜により絶縁されて前記絶縁膜、前記第1及び第2層間絶縁膜を貫通して前記ワードライン間の前記ソース領域に接続するストレージ電極用プラギングバーと、前記絶縁膜及び前記第2層間絶縁膜の一部を貫通して前記パッドに接続するビットラインと、前記プラギングバーに直接接続されてその下面が前記ビットラインの両側面に位置するストレージ電極を具備することを特徴とするDRAM素子。

IPC (4)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (4)：

H01L 27/10 681 B , H01L 27/04 C , H01L 27/10 621 C , H01L 27/10 681 A

Patent cited by the Patent：

Cited by examiner (4)

高集積素子用微細コンタクト形成方法
Gazette classification：公開公報 Application number：特願平5-039850 Applicant：ヒュンダイエレクトロニクスインダストリーズカンパニーリミテッド
キャパシタおよびその作製方法
Gazette classification：公開公報 Application number：特願平6-166538 Applicant：インターナショナル・ビジネス・マシーンズ・コーポレイション
特開平3-297166

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