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J-GLOBAL ID：200903003710632027

強誘電体メモリ装置およびその製造方法

Inventor：
青木 正身

About 青木 正身


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 三好 秀和 (外7名)
Gazette classification：公開公報
Application number (International application number)：2000206532
Publication number (International publication number)：2002026278
Application date： Jul. 07, 2000
Publication date： Jan. 25, 2002
Summary：
【要約】【課題】 ビット線に対する寄生容量を低減し、メモリアレイ全体の面積を縮小することのできる強誘電体メモリ装置を提供する。【解決手段】 強誘電体メモリ装置は、基板と、基板上で複数カラムを含むアレイ状に配置される複数の強誘電体メモリセルと、カラム方向に延び、同一カラム内にある強誘電体メモリセルが接続されるビット線とを備える。各誘電体メモリセルは、基板上に形成されたゲートおよびソース/ドレインから成るトランジスタと、トランジスタのソース/ドレインに接続されるプラグ電極と、プラグ電極に接続され、当該プラグ電極の上方に位置する島状の下部電極と、下部電極上に位置する強誘電体膜と、強誘電体膜上に位置し、前記下部電極を共有する一対の上部電極とを含む。一対の上部電極は、上部電極の重心を結ぶ線分がビット線と平行にならないように配置される。すなわち、上部電極の重心を結ぶ線分がビット線に対して垂直、あるいは直角以外の一定角度を成すように配置される。
Claim (excerpt)：
基板と、前記基板上に、アレイ状に配置される複数の強誘電体メモリセルと、を備え、前記各メモリセルは、前記基板上に形成されたゲート、ソースおよびドレインから成るトランジスタと、前記トランジスタのソースおよびドレインにそれぞれ接続され、基板上の第1の方向に方向に沿って位置する複数のプラグ電極と、前記プラグ電極のひとつに接続され、該プラグ電極の上方に位置する島状の下部電極と、前記下部電極上に位置する強誘電体膜と、前記強誘電体膜上に位置し、前記下部電極を共有する一対の上部電極と、を含み、前記一対の上部電極の重心を結ぶ線分が、前記第1の方向と平行でないことを特徴とする強誘電体メモリ装置。
F-Term (18)：
5F083AD21 ,  5F083FR02 ,  5F083GA09 ,  5F083JA15 ,  5F083JA17 ,  5F083JA43 ,  5F083KA01 ,  5F083KA05 ,  5F083KA19 ,  5F083LA12 ,  5F083LA16 ,  5F083LA19 ,  5F083LA21 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083MA20 ,  5F083NA01
Patent cited by the Patent：
Cited by examiner (8)
  • 半導体記憶装置
    Gazette classification：公開公報   Application number：特願平9-346404   Applicant：株式会社東芝
  • 特開平2-081473
  • 特開平2-081473
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