半導体材料薄膜の製造のための改良型スマート・カット・プロセス

Inventor：
Applicant, Patent owner：
Agent (1)：坂口博 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998237751
Publication number (International publication number)：1999121377
Application date： Aug. 24, 1998
Publication date： Apr. 30, 1999
Summary：

【要約】【課題】スマート・カット・プロセスと同様であるが研磨による厚さの変動を受けないようなプロセスであって、シリコン製造と両立性があり,スマート・カット・プロセスとは関係なくSOIデバイス層の均一性及び厚さが選択及び制御可能であるようなプロセスを提供する。【解決手段】スマート・カット・プロセスを組み合わせてエッチング停止層を用いることにより、スマート・カット・プロセスを改良した単結晶フィルムの製造プロセスが開示される。エッチング停止層があるため、製造後に化学的機械的研磨(CMP)が必要とされない。従って、絶縁体上のシリコン(SOI)型の製造された基体におけるデバイス層の厚さおよび平滑性は、CMPのパラメータで決まるのではなく、付着された層の均一度および平滑度によって決まる。従って、デバイス層の平滑度および均一性が改善される。

Claim (excerpt)：

後で半導体構造が形成される実質的に均一な厚さの薄い半導体層を形成する方法であって、半導体基体から成る第1のウエハーを与えるステップと、第1のウエハーの上にエッチング停止層を形成するステップと、エッチング停止層の上にデバイス層を形成するステップと、デバイス層の上に接合層を形成するステップと、埋設層をその中に形成するために前記半導体基体中にイオンをインプラントするステップと、接合層を第2のウエハーに接合するステップと、第1および第2ウエハーを第1の温度に加熱するステップと、接合された第1および第2のウエハーを埋設層に沿って分離して第2のウエハーが最上部の表面層を持つようにする分離ステップと、最上部の表面層およびエッチング停止層を取り除くステップと、を含み、これによりデバイス層の下にある部分が第2のウエハーに残って薄い半導体層を形成するようにすることを特徴とする方法。

Patent cited by the Patent：

Cited by examiner (6)

接着型半導体基板と誘電体分離型バイポーラトランジスタの製造方法
Gazette classification：公開公報 Application number：特願平5-284780 Applicant：株式会社東芝
半導体基体とその製造方法
Gazette classification：公開公報 Application number：特願平8-264386 Applicant：キヤノン株式会社
特開昭62-122148

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