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J-GLOBAL ID：200903004809237312
半導体装置
Inventor：
,
Applicant, Patent owner：
Agent (1)：
鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997270367
Publication number (International publication number)：1998256550
Application date： Sep. 18, 1997
Publication date： Sep. 25, 1998
Summary：
【要約】【課題】 本発明は、低オン電圧と高ターンオフ能力との同時の実現を図る。【解決手段】 高抵抗のn型ベース層2と、n型ベース層2の一方の表面上に形成されたn型ドレイン層1と、n型ベース層2の他方の表面に選択的に形成された各p型ベース層3と、各p型ベース層3の表面に選択的に形成された各n型ソース層4と、n型ベース層2の他方の表面で各n型ソース層4と各p型ベース層3とは異なる領域に選択的に形成された各p型インジェクション層20と、各n型ソース層4の表面からp型ベース層3を貫通してn型ベース層2の途中の深さまで選択的に形成された溝5と、各溝5内に絶縁膜6を介して埋込み形成された第1のゲート電極7と、n型ドレイン層1上に形成されたドレイン電極8と、n型ソース層4上に形成されたソース電極9と、p型インジェクション層20上に形成された第2のゲート電極21とを備えた半導体装置。
Claim (excerpt)：
高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の表面に形成された第1導電型ドレイン層と、前記第1導電型ベース層の他方の表面に形成された第1導電型ソース層と、前記第1導電型ベース層の他方の表面で前記第1導電型ソース層とは異なる領域に形成された第2導電型インジェクション層と、前記第1導電型ベース層の他方の表面の前記第1導電型ソース層と前記第2導電型インジェクション層との間に形成された障壁層と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極と、前記第2導電型インジェクション層に形成されたゲート電極とを備えたことを特徴とする半導体装置。
FI (4)：
H01L 29/78 655 A
, H01L 29/78 652 F
, H01L 29/78 653 C
, H01L 29/78 654 Z
Cited by examiner (5)
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