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J-GLOBAL ID：200903005008898160

半導体装置の製造方法

Inventor：
山岸 肇

About 山岸 肇

, 
野上 毅

About 野上 毅


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：2000096966
Publication number (International publication number)：2001284449
Application date： Mar. 31, 2000
Publication date： Oct. 12, 2001
Summary：
【要約】【課題】 デュアルダマシン構造の接続孔に銅の拡散を防ぐバリア層を形成する際に、接続孔底部に形成されようとするバリア層を除去しながら接続孔側壁にバリア層を形成して、エレクトロマイグレーション耐性の向上を図る。【解決手段】 基板1上の絶縁膜(配線層間絶縁膜4、中間絶縁膜5、第2の配線間絶縁膜6)に形成された凹部9内面にスパッタリングによってバリア層10を形成する工程を備えた半導体装置の製造方法において、このスパッタリングは、凹部底部9Bに堆積されるバリア層10をスパッタエッチングしながら凹部側壁9Sにバリア層10を堆積させる製造方法である。
Claim (excerpt)：
基板上の絶縁膜に形成された凹部内面にバリア層をスパッタリングによって形成する工程を備えた半導体装置の製造方法において、前記スパッタリングは、前記凹部底部に堆積されるバリア層材料をスパッタエッチングしながら前記凹部側壁にバリア層材料を堆積させることを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 21/768 ,  H01L 21/285 ,  H01L 21/285 301
FI (3)：
H01L 21/285 S ,  H01L 21/285 301 R ,  H01L 21/90 A
F-Term (72)：
4M104BB04 ,  4M104BB14 ,  4M104BB17 ,  4M104BB18 ,  4M104BB30 ,  4M104BB32 ,  4M104BB33 ,  4M104CC01 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104DD38 ,  4M104DD52 ,  4M104DD75 ,  4M104EE14 ,  4M104EE15 ,  4M104EE17 ,  4M104EE18 ,  4M104FF17 ,  4M104FF22 ,  4M104HH01 ,  5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK11 ,  5F033KK18 ,  5F033KK19 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033KK34 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN05 ,  5F033NN06 ,  5F033NN07 ,  5F033PP17 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ13 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ48 ,  5F033QQ98 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR09 ,  5F033RR11 ,  5F033RR21 ,  5F033RR22 ,  5F033RR24 ,  5F033SS02 ,  5F033SS04 ,  5F033SS15 ,  5F033SS22 ,  5F033XX05
Patent cited by the Patent：
Cited by examiner (3)

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