Pat
J-GLOBAL ID：200903005210243957
逓倍回路およびタイミング調整回路
Inventor：
Applicant, Patent owner：
Agent (1)：
岩佐 義幸
Gazette classification：公開公報
Application number (International application number)：1997168228
Publication number (International publication number)：1999017502
Application date： Jun. 25, 1997
Publication date： Jan. 22, 1999
Summary：
【要約】【課題】 逓倍回路において、抵抗と容量などで構成される遅延回路が充電または放電中に電源またはGNDにノイズが重畳した場合、遅延回路の出力を入力とするインバータが誤動作することを防止する。【解決手段】 遅延回路9の後段に設けられたタイミング調整回路10において、反転遅延回路4にて所定の遅延を与えることで逓倍回路出力のタイミングをずらし、更に前記所定の遅延時間内に遅延回路9の出力をPチャネルMOSトランジスタ1でプルアップまたはNチャネルMOSトランジスタ2でプルダウンすることで、遅延回路9の出力を電源電位またはGND電位に固定する。
Claim (excerpt)：
基準クロックを入力とする第1のインバータ回路と、第1のインバータ回路の出力を入力とする第2のインバータ回路と、第2のインバータ回路の出力を入力とし所定の遅延を与える遅延回路と、前記遅延回路の出力を入力とし、所定の遅延を与えると共に、前記遅延回路の出力を強制的に電源電位またはGND電位にするタイミング調整回路と、前記基準クロックと前記タイミング調整回路の出力とを各々入力とする2入力排他的OR回路とを有し、前記排他的OR回路の出力が、前記基準クロックを逓倍することを特徴とする逓倍回路。
IPC (2)：
FI (2)：
Patent cited by the Patent：
Cited by examiner (6)
Show all
Return to Previous Page
