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J-GLOBAL ID：200903005261721926

回路配置最適化問題処理方法及び回路配置最適化問題処理プログラムを記録したコンピュータ読み取り可能な記録媒体

Inventor：
笹川 文義

About 笹川 文義

, 
品川 明雄

About 品川 明雄


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 真田 有
Gazette classification：公開公報
Application number (International application number)：2006268964
Publication number (International publication number)：2007052799
Application date： Sep. 29, 2006
Publication date： Mar. 01, 2007
Summary：
【課題】2次元以上の空間に複数の要素を最適な状態で配置する要素配置最適化問題において、問題規模の大きい要素配置最適化問題を高速に処理できるようにする。【解決手段】複数の要素の初期配置状態に関する情報がコンピュータに入力されると、遺伝的アルゴリズムをCPUで実行して、初期配置状態にある複数の要素の疎密を解消する第1アルゴリズム実行ステップと、第1アルゴリズム実行ステップにて疎密が解消された後の複数の要素の中間配置状態に関する情報がコンピュータに入力されると、局所的疎密解消アルゴリズムをCPUで実行して、中間配置状態にある複数の要素の疎密を更に解消する第2アルゴリズム実行ステップとを実行することにより、接続関係を維持しながら初期配置状態にある複数の要素の疎密を解消する。【選択図】図1
Claim (excerpt)：
接続関係が規定された複数の要素を所要の空間に配置するに際し、CPUをそなえたコンピュータを用いて、該接続関係を維持しながら初期配置状態にある上記複数の要素の疎密を解消するための回路配置最適化問題処理方法であって、 上記複数の要素の初期配置状態に関する情報が該コンピュータに入力されると、遺伝的アルゴリズムを該CPUで実行して、該初期配置状態にある上記複数の要素の疎密を解消する第1アルゴリズム実行ステップと、 該第1アルゴリズム実行ステップにて疎密が解消された後の上記複数の要素の中間配置状態に関する情報が該コンピュータに入力されると、局所的疎密解消アルゴリズムを該CPUで実行して、該中間配置状態にある上記複数の要素の疎密を更に解消する第2アルゴリズム実行ステップとを実行することにより、 該接続関係を維持しながら初期配置状態にある上記複数の要素の疎密を解消することを特徴とする、回路配置最適化問題処理方法。
IPC (2)：
G06F 17/50 ,  G06N 3/00
FI (2)：
G06F17/50 658A ,  G06N3/00 550C
F-Term (3)：
5B046AA08 ,  5B046BA05 ,  5B046JA02
Patent cited by the Patent：
Cited by applicant (2) Cited by examiner (3)
  • LSIの素子配置方法及び装置
    Gazette classification：公開公報   Application number：特願平6-009461   Applicant：株式会社東芝
  • 特開平3-218572
  • 特開平3-218572

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