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J-GLOBAL ID：200903005734761475

SOI型半導体装置

Inventor： 上本 康裕 ,  山下 勝重 ,  三浦 孝
Applicant, Patent owner： 松下電子工業株式会社
Agent (1)： 中島 司朗 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000264032
Publication number (International publication number)：2001144307
Application date： Aug. 31, 2000
Publication date： May. 25, 2001
Summary：

【要約】【課題】 任意の逆バイアス状態の態様において耐圧特性の良好なSOI型半導体装置を提供する。【解決手段】 半導体基板1とn-型半導体層3とをシリコン酸化膜2を挟んで積層すると共に、当該n-型半導体層3の表面に、p型半導体層9やn+型半導体層11を形成して、それぞれにソース電極13、ドレイン電極14を設ける。また、n-型半導体層3と前記シリコン酸化膜2との界面に、n-型半導体層3と導電型の異なるp型半導体層12が形成される。このp型半導体層12は、ソース電極13とドレイン電極14間に逆バイアスの電圧が与えられても、完全には空乏化しないようにその単位面積当たりの不純物量が3×1012/cm2より多く設定されている。

Claim (excerpt)：

活性層となる第1の半導体層と、前記第1の半導体層の第1の主面側の一部に形成される第2の半導体層と、前記第2の半導体層と異なる導電型であって、前記第1の半導体層の第1の主面側の、前記第2の半導体層が形成される位置とは分離された位置に形成される第3の半導体層と、前記第1の半導体層とは異なる導電型であって、前記第1の半導体層の第2の主面側に形成される第4の半導体層と、前記第4の半導体層の、前記第1の半導体層と反対側の主面に形成される第1の絶縁層とを備え、前記第4の半導体層は、前記第2と第3の半導体層間に逆バイアスの電圧が印加された場合でも、完全に空乏化されないような量の不純物が含まれていることを特徴とするSOI型半導体装置。

IPC (4)：

H01L 29/861 ,  H01L 21/76 ,  H01L 29/74 ,  H01L 29/786

FI (7)：

H01L 29/91 L ,  H01L 21/76 L ,  H01L 29/74 F ,  H01L 29/78 616 S ,  H01L 29/78 618 F ,  H01L 29/78 621 ,  H01L 29/91 D

Patent cited by the Patent：

Cited by examiner (3)

• 特開平1-103851
  
• 特開昭60-030168
  
• 半導体装置
  Gazette classification：公開公報   Application number：特願平4-090728   Applicant：富士通株式会社