絶縁ゲート型半導体装置およびその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：高田守
Gazette classification：公開公報
Application number (International application number)：1993276876
Publication number (International publication number)：1995131012
Application date： Nov. 05, 1993
Publication date： May. 19, 1995
Summary：

【要約】【目的】ラッチアップによる破壊を防止した、絶縁ゲート型トランジスタを得ることを目的とする。【構成】隣合うIGBTセルのp型ベース領域4に対応して、n- 半導体層3の表面にp型半導体領域11が二重拡散で形成され、その上部表面上には幅Wch1 のコンタクトホールCH1 よりも広い幅Wch2 のコンタクトホールCHp を介してエミッタ電極9が接続されている。【効果】装置が、オン状態のとき、およびオン状態からオフ状態へ移行する際に、寄生サイリスタの動作による装置の破壊を防止できる。また、半導体領域内の主電極および制御電極が微細化しても、寄生サイリスタの動作による装置の破壊を防止できる。

Claim (excerpt)：

比較的低濃度の第1導電型の第1半導体層の表面内に並列に選択的に形成された、複数のストライプ状の第2導電型の第2半導体層と、前記第2半導体層の各々の表面内に選択的に形成された、ストライプ状の比較的高濃度の第1導電型の第3半導体層と、前記第2半導体層における第3半導体層の端部間の第1、第2半導体層の上部表面に形成された複数のストライプ状の絶縁膜と、前記絶縁層上に形成された複数のストライプ状の制御電極と、前記制御電極を覆って形成された層間絶縁膜と、を有する半導体領域、前記半導体領域を取り囲むように、前記第1半導体層の表面内に形成された第2導電型の第4半導体層と、前記層間絶縁膜に覆われない、前記第2および前記第3半導体層の上部表面と前記第4半導体層の上部表面とに形成され電気的に接続された複数のストライプ状の主電極、を備え、前記半導体領域の近傍の前記第4半導体層の上部表面に形成された前記主電極のストライプ幅を、前記半導体領域内の前記主電極のストライプ幅より広くしたことを特徴とする絶縁ゲート型半導体装置。

FI (3)：

H01L 29/78 321 J , H01L 29/78 321 W , H01L 29/78 321 V

Patent cited by the Patent：

Cited by examiner (6)

特開平4-346477
特開昭62-272570
特開昭60-236265

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